請問圖中的M4,M5,M6,是做什麼用的？

hyseresis

請問各位大大
& L/ y3 b- H% a1 S$ _' h請問圖中的M4,M5,M6,是做什麼用的？
5 Z! M$ {! L  x) U4 j為什麼W=1U,L=20U,是為了提高阻值嗎？
) t( t8 g2 A! M* r6 J6 W2 z  V( ^這樣疊3個MOS有什麼作用ㄋ？

ukyo

這叫MOS串聯，
; w" c$ A; k2 zM4-M6可以看成是一顆
# b* n0 s- d7 a& c4 A+ i( ]W=1u, L=60u的MOS

2 C; c( Q5 F+ N/ i( I6 ^$ W+ {9 p這是為了把input threshold向上拉高

hyseresis

原帖由 hyseresis 於 2008-12-3 11:19 AM 發表
請問各位大大
4 X3 `3 t. S, d請問圖中的M4,M5,M6,是做什麼用的？
( A) ~/ [# d+ k/ l為什麼W=1U,L=20U,是為了提高阻值嗎？
這樣疊3個MOS有什麼作用ㄋ？

: G& _5 z! h5 P, y2 E4 Y自己跑過模擬後就知道了
; ]7 X8 a1 u9 b7 d* |原來功用是可以拉高threshold

caesarxl

明白∼
只是，这电路图没有画完吧？
# J; {3 j4 K+ t& u怎么前面一个inverter没有输出？？？后一个没有输入？？？

semico_ljj

有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别？考虑过麽？

Zuman

原帖由 semico_ljj 於 2008-12-9 09:54 PM 發表
- |; p* {/ i$ \. F有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别？考虑过麽？

我觉得相对单个管子，这种并联的静态功耗比较小，因为电流比较小！
( I3 j* ~, f/ k2 u
! _3 u1 n; ?8 l- [[ 本帖最後由 Zuman 於 2008-12-13 09:57 PM 編輯 ]

basil

有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))（假定工作饱和区）
0 p! T) r" R6 ?* `8 f7 |  K/ o三个相同的管子串联，沟道长度=3*L，这样就可以提高VGS电压，
/ E0 b! Y. q8 L# h) D增大管子开启电压。
, l. a& l2 W' E9 H$ Y" D至于为什不直接采用一个管子实现的原因，我想：一方面是固然有画版图的
因素，另一方面可以看到三个管子的VGS的电压是不一样，三个
- C) b5 E  v! G, H1 z! W1 _8 I管子的导通的顺序是不同的，这样就是逐级开通，从M6到M5,再到M4，而采用
单个管子就不能实现这个功能,大家可以仿真一下，两种转移曲线是不一样的。

- N2 l: r& f3 B& Z9 S[ 本帖最後由 basil 於 2008-12-13 11:47 PM 編輯 ]

fmgay

首先,三个mos管串联和一个管子是一样的,
) Z( C1 V# X2 b/ x5 d* M至于为什么要画成三个管子,我觉得是因为foundry给的model中有限制器件的栅宽小于等于20um,这个限制在分段式模型中仿真器就会报错,为了避免仿真器报错,通常将栅宽很长的器件分成几个器件串联的形式.

122013137

为什不直接采用一个管子

caesarxl

同问，为何不采用一个管子？？？？？？？？？？
}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}

poseidonpid

fmgay 和 basil 這二位應該回答得很清楚了~

上面的二位要不要想一下 或是跑個模擬就會比較清楚了吧??

renzhq

原帖由 basil 於 2008-12-13 11:43 PM 發表
有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))（假定工作饱和区）
三个相同的管子串联，沟道长度=3*L，这样就可以提高VGS电压，
6 p, E$ f9 u' u% a' B  u增大管子开&#215 ...

% [) G, O, U7 r' Z- h' Z0 |) y& _那逐級導通 為了什么呢？有特殊的用途麼？

e2000

這樣做的意義在哪裡呢?能增加什麼嗎?阻抗嗎?這樣做輸出擺幅會掉吧?

finster

如果只用一個MOS的話,那Length要為60um,
7 m$ r; ?! S% H$ }4 B9 d& r; v! O若用3個MOS的話,那Length則可為20um
對於layout來說,因為你MOS的Length太長對於實際空間的擺放會造成其他元件擺放上不好放置的問題
! N. f* B2 q+ v) C9 q! [7 x$ h: E故而,通常會把很長的一個MOS拆成數個MOS的畫法
8 x2 v- A+ ?8 M, ^3 Y) [, m除此之外,在SPICE Model中,通常會有Maxmim Length的限制,使用過長的Length並不是一個好習慣
因為那會使你MOS的元件特性會落在比較極端的區域,如此一來反而會衍生出不必要未知的變數出來