Xilinx ISE Post-sim發生的問題

s901147

各位先進好，
我在使用Xilinx ISE碰到了一些狀況:
4 p2 s9 a, Q! [9 k$ C( W9 O問題一:
5 [8 i  E* K& c- p在使用Synplify合成之後(只有設定freq. constraint)，
在跑接下來的implementation的結果，
6 `: i# w* l% z5 I% u9 B0 rP&R的timing的分析，slack都是正的，
但是P&R的模擬下，在testbench模擬時卻有訊號還是會Violation，
: L2 W0 a8 _0 m% {不知道原因為何?因為試了很久還是摸不著頭緒!

; c) E4 J: ]% N& m; g) d問題二:
! n! O* E3 K0 w$ `. Z: W同問題一，就是這個module我們包了四個於Top module，
其中，四個當中的結果，也許會有一個Violation發生，
也許會有一個沒看到Violation但是輸出訊號都是0，
也許會有正確的情況。
! I: q! ]. e/ Z+ ]# }現在就是沒辦法讓四個同樣的東西同時Post-sim正確，
% o) S  f1 u4 d3 u% A苦惱中呀!

在各位先進百忙之中，感謝你們的回答與經驗指教!

tommywgt

問題一:
. O# A) w+ q' E& u' k1 M5 Y    是否與test bench有關?
( }. I0 X& u1 F& o* |' A6 h$ i+ V    P&R timming report跟test bench都是由你提供的, 請檢查一下這二則的設定值
7 q2 U: @! y& m問題二:
    同問題一

當然最好是找跟你配合的FAE討論, 至少可以一起找問題