關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告
& p) w: c4 E( u/ s" E
Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)

5 D% k1 t) |  m+ M3 ^2 s2 w$ T8 b這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
了解了
2 p5 T8 p% G9 Z感謝你的解答
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9 i3 E" h- W) ~4 N! w另外還有一個問題   也是在DV階段跑出來的warning 如下:

+ D; x+ r- ~4 C/ Xdesign_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
! v# F/ l1 F' r, v% k2 ?Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
/ t7 q: m" U5 i% G5 OInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
) e4 D& F) y8 HWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
! s0 D& q* p- q% l1 ~' s         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
, o6 z  l# e$ R7 i* }! i% f& C% U         to break a timing loop. (OPT-314)

$ d7 B7 e7 q' v2 a2 Q要怎麼判斷這些warning是必須要解決的
& q( F# _2 _# U因為我還可以把波型合成出來
1 T: `6 \1 N0 E可是我怕最後layout部份會有問題
: K* V8 ^( K7 Y9 L7 A
[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
. p3 C7 `2 Q: T5 e  X5 _怎麼確定合成沒錯
還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
我應該要怎麼修改才好

assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
/ j6 i$ @9 Q2 M
因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.