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最近在做 輸入介面 用的是 比較器的電路 也就是一個簡單的 Single-Stage的 OP來實現.
, z% J( `4 N5 `+ Z7 }0 H( |但是下線之後 發現測出來的 Internal Signal rising/falling duty相當的不對稱* z. F5 l+ w4 n' U8 M2 C( M. j; X8 d
而且 VIH/VIL 非常的不好 可是模擬的時候 Input 只要比 VREF 稍為高一點或低一點 不用50mv Output就會翻過去了: F+ x9 k- b- X8 i3 A3 D
但是 Hardware測出來 卻需要 300-400mV 實在不是很懂為什麼模擬與實際情況會差那麼多?! o! I/ G+ P5 ?
! \% y* t9 W( W8 ~) \$ V
這是個 N-TYPE的OP 上面是電流鏡接VCC 下面直接接地.
' W B" u: Y, {- j3 W% R+ G: ^! P, M9 N6 Z6 W7 X% ?% x3 X# j
[ 本帖最後由 yhchang 於 2008-5-13 11:01 PM 編輯 ] |
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