如何讓兩個速度不一的訊號同步

toxichucky

Hi,
我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
8 x, A+ }" v, F- `! p+ X- U0 h- m請問一下有沒有什麼辦法可以使訊號達到同步？
我曾經想過又DFF，但是如果要用要加很多級！
; u, {* {% k8 M3 j+ i5 a! r0 E: v6 p有沒有人可以提供相關的Verilog code，供參考。
Best Regards.

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎

kolong

需要考慮duty多少嗎...
% Y+ v) e8 ^5 e5KHz跟100Hz是否有相對應的data要latch...??

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見

$ L4 ^( J5 g- A
0 E- k4 f1 i6 O0 u; e" |* v( A上面是速度較慢的訊號，下面是速度較快的訊號。
" H( k* t, x4 O0 R我希望可以bit對bit作相加。
5 i" u# R9 B+ P: O7 e2 D) }$ v

$ m8 ^9 K1 Z6 Q! OBest Regards.

chienping

數位同步可考慮用FIFO來做到
; f7 K5 \) U) E4 v0 [1 GFIFO: First In First Out Memory
也可以說是要做到clock domain crossing
4 q5 E! J% z1 F! w6 m$ K; K$ \) A
+ m( B1 w7 F1 r/ }% t- E! b. j這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
在testing的部份，也要注意，因為有很多corner case測不到，
' j/ W0 ^$ d; ~4 tFIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
有一個建議是用gray code來做內部的counter，也有別的做法，
有不清楚可以再寫訊息問我

toxichucky

chienping您好，
請問一下您說用gray code來做內部的counter，要如何實現呢？
- S# J! h; A4 x2 s  p再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
- n; V0 S; f2 V  ]* r+ n  iBest Regards.