請求會tsmc .25製程的高手

eva123

5 R6 U* G( t6 s  I4 ^% v6 T+ T拜託各位高手 ， 請幫我看看下面的問題  ^^
1.請問TSMC.25的OD2 layer 包在nmos_g5/pmos_g5 上面0.45um 之外，是否可以cover在P+OD /N+OD bias上面嗎??
2. TSMC.25製程中的poly如果只是當一般LV走線，是否一定需要蓋上N+ or P+的imp

sw5722

TSMC0.25是沒用過,不過我以tsmc0.18來說吧
+ w$ S  m4 [; c5 H8 _6 b% f" c1 OD2我們是包到guard ring外了,應該是可以
2 poly當導線,應該是不用弄什麼imp的

ryan1

告訴你好了.
* ~; w1 R% ?6 z- z, g0 A% X1.OD2 layer 是可以cover在P+OD /N+OD bias上面.
2.POLY 外面要蓋上N+ or P+的imp.要不然drc會出現錯誤喔.

caesarxl

楼主，这种case有个万能的解决办法：跑DRC就知道了~~~

ywliaob

poly 不用implant 如何當走線
+ D' {1 r9 V+ Y  U4 g5 U電阻很大

andyfan66

嗯，手頭沒有T的。25的rule，所以沒法查看，一般來講0.25的工藝應該已經有salicide的啦
- l6 }9 N) D+ S3 C
8 }1 {3 V9 q/ e5 f& k, S; Ypoly即便沒有implant的注入，由于表面金屬化，也不會有電阻很大的情況出現，但是前提是你的線要寬一點

如果是很細的，由于沒有implant的時候，好像，我不是很確認，narrow line effect的效應會相對嚴重，有可能出現硅表面金屬化形成的不夠好，造成電阻變大。

! a& U4 r; n) Z& w" \4 p9 p" Z最簡單的辦法，就是跑DRC，不畫implant看看，過了就說明工廠對這個制程有信心沒問題的，沒過就說明有問題嘍。但是我確認有對這個有不同要求的規則存在。當然，為了安全起見，你加上是完全沒有問題的

semico_ljj

回答细致！好

sw5722

抱歉,應該是我搞錯了,因為用POLY當導線已經是很多年前的事了,記憶有點
模糊,後來遇到的rd,都是嚴禁用METAL以外的東西接線.

csleea

Thanks for your sharing!
+ K7 S* f- e* I( l5 f3 w
3 |3 u+ X6 o( f7 ?; u9 \- ~! ~poly如果只是當一般LV走線，是不需要蓋上N+ or P+的imp