Regulator的phase marge仿真

yutian

對于regulator的phase marge的仿真，我們討論小組有歧義，有人說應該看電阻分壓反饋回去那點的phase marge，有人說應該看PMOS 下端輸出結點的phase marge，請各位大大有人知道的，指教一下。萬分感謝。

yutian

Phase marge is error and it should be phase margin.
- |% h7 V3 D! H( g4 \I'm sorry to us.

alab307

Phase Margin是指什麼呢?
Think!!!

: ]( M- B7 n+ p. D2 E6 K( V當然是指loop gain的phase margin,
既然是loop gain, 當然就找一個比較沒有loading effet的node
把loop打斷去看

" ]1 w1 O) T# V0 l3 U所以從哪裡看都可以
8 y8 p; V$ L% ~. f選擇好的node, loading effect小, 甚至可以不用管
$ `, ?- _( g9 M# A# R- _2 g選擇不好的的node, load effect大, 沒有考慮清楚的話, 就不準囉

yutian

比如對于附錄的這個電路圖，。Phase Margin測試為拆除R1/R2/M2間的迴授，使Regulator成為開回路放大器後量測。
  R! g4 D1 o' v* @, P- a那是不是看Vout結點的phase margin?還是R1和R2中間迴授點的phase margin?

alab307

當然是看R1/R2中間那點囉
7 T& c& N2 o5 ]+ h, F, P) t記得ac是從M2的gate輸入
就是這樣

怎麼沒有補償電容勒

syracuse

原帖由 yutian 於 2008-7-11 05:32 PM 發表
% t7 Q& ~1 z4 q: E% v比如對于附錄的這個電路圖，。Phase Margin測試為拆除R1/R2/M2間的迴授，使Regulator成為開回路放大器後量測。
9 D; W  |: n" |那是不是看Vout結點的phase margin?還是R1和R2中間迴授點的phase margin?

這個ldo的feedback是否接反了 ？

semico_ljj

连接的是对的，呵呵！
0 z6 C6 F* w* X% v! V- M% A1 n0 Q“，我們討論小組有歧義，有人說應該看電阻分壓反饋回去那點的phase marge，有人說應該看PMOS 下端輸出結點的phase marge”，我以前也有类似困惑，后来两种方法都尝试了，结果应该很接近！就看你怎么理解loop gain了！

anita66

原來兩種方法都可以, 但若是以"整個LDO"來看, 哪一個方法才是正確的呢?.... 感謝大大無私分享, 3Q~

frankiejiang

确实没有接反 中间有一级是source follower
不知道加这一级有什么用呢？我觉得反而会降低LDO的驱动能力

lynker

是爲了提高運放增益的吧，再有一種情況就是爲了增加運放的輸出擺幅。

semico_ljj

不是这样的，主要是把第一非主极点推向更高频！

賴永諭

個人覺得是看Vout結點的phase margin
因為我覺得R1 and R2組成feedback factor....

deg326

我也覺得是看vout的P.M.
好奇問一下，這個電路特色主要是?

semico_ljj

说句实话，该电路结构设计好的话负载电流可以达到30∼50mA，但是100mA以上是要设计更好的电流补偿电路的！