Design Compiler 與 Soc Enconter 大小寫區分問題

dreamcast14

想請問一下我之前將寫好的verilog轉成gatelevel之後,
放到SOC encounter跑自動化layout,不過每次去跑lvs總是有錯誤..
6 W+ i6 y# d* f4 `$ h- n& h0 ^$ C我去看了一下design comipler轉出來的.vg檔,發現他的wire有些N1,n1的,在verilog是有區分大小寫的..
所以我自己手動把所有小寫改成sn1之類的..之後跑就calibre lvs就過了,下線回來後功能也正常@@"
6 \# r( J) M0 j8 D0 p不知道是不是encounter無法區分大小,還是有其他方式可以處理這個問題呢?? 不知道有沒有人遇到過這種問題..

brianchang0406

你可以在calibre LVS command 裡 加上 SOURCE CASE YES
                                  LAYOUT CASE YES 讓它大小寫為不同點即可

yytseng

不是 soce 的問題
$ y% k7 s9 g" C是因為 SPICE 不分大小寫
- F. w/ P) c) T3 c# a. {9 i你做LVS之前v2lvs 會把大小寫轉成一樣
+ \6 s. _; a/ m
$ k" p4 t+ W8 O, s8 P, @8 x正確做法是在 dc synthesis 就用 name rule 把大小寫衝突都改名
如果是你自己寫的RTL 更正確的做法是命名別亂重複 像寫程式一樣要有規劃

ccs630721

brianchang0406 說的也沒錯~
1 t- U( d( y# o; M# v4 i8 a如果你很單純可以分大小寫的話~
* l8 G& a/ l8 Y. b/ _6 `9 b3 Y設CASE可以解決你的問題~
/ Y% M% _, {2 N3 c6 F7 r& V8 l, n但是如果你有FULLY LAYOUT的部份
不分大小寫~就需要按照yytseng 的建議~