為何視同一條timing path

jerryyao

Dear sir,
# k( d1 H( H% N. k9 U5 |  G  請看圖，所有的記憶體都是同步的，所以我基本上認為因該有兩條timing path，
% G0 j( ^3 T+ L4 ?# i2 n9 ~第一條 ： clock -> 同步SRAM -> 同步ROM的data input
7 p: a& {, M, S' z3 C# B6 h2 l6 T第二條 : clock -> 同步ROM -> FlipFlop的data input
但在FPGA與CMOS下做STA時都是只有一條PATH：從clock直接到FlipFlop的data input，途中把同步ROM當成組合邏輯元件似的，將他的delay值加到這調路徑，好奇怪喔，都是同步零件阿。
想要將ROM設成false_path要不好設，請問該如何做？
謝謝。

sieg70

一般ROM是用LUT一類查表的電路來實現, 所以在看timing path時會由sync SRAM直接看到FlipFlop,
$ z2 d0 h8 U# V; E) ^至於你電路的sync ROM(?) 可能是ROM加上register input/output, 這東西很可能在合成時跟上/下游
合併, 建議你仔細看一看你的log檔, 或是technology view, 看是否有作化簡的動作

還是你方便將這段code post上來給大家合成玩看看?

masonchung

ROM / RAM 是 DC 可以合成出來的嗎 ?
9 w9 p9 d/ D& u. U2 s除了 Register File 應該都不行吧

[ 本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯 ]

jerryyao

For  sieg70 :
您指的是在FPGA下吧，您的解釋我認為可能性很大，不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
4 [% V* q3 m3 a此外我也會去看log檔, 或是technology view，謝謝。

9 K* n8 E! @5 s/ x2 \2 o/ Z  k' ~8 D- e$ AFor  masonchung :
ROM / RAM在CMOS下都是用memory compiler產生的，所以是hardmarco。
ROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。
* Z8 ?" @0 |# w0 g" Q, [
5 `2 T* o2 l# z, Z$ Z[ 本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯 ]