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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說
' c7 v: y- d4 z q4 J! k回答這類問題並不用太傷腦筋% a0 P* Q: v) o; h! g2 [
主管是要看你了解這東西的程度
3 u0 [8 \8 z2 K- L) k9 K提供個答案供大家參考
8 X6 t+ [8 M# l* i0 r5 c) I3 @2 \ESD 是靜電放電沒錯& x1 O2 t: Z& B: d
不過可以提一下它有哪幾種發生的機制4 a1 ^* B7 ~' o6 c
ESD 共有三種機制需要測試
* b+ l& U* w7 H/ w7 ]! y分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)- d2 W5 t* J( a" d
預防對策則為...9 w9 F+ z, q. [6 L. s; M9 P
power & ground pin 使用 power clamping
6 a: [ M' g9 P) yI/O pin 做 ESD protect device
5 k* m4 K/ ]! D) ~9 x: d Ointernorl circuit 有接到pad path 的mos....drain端做ESD rule放大
, N- f1 o, s& n3 ?6 a
0 p7 c+ |1 ^6 Y+ ?Latch-up 可以用簡單的話來解釋4 l: g7 E. @) F0 N+ W6 @9 Q- W
power & ground path 寄生BJT形成SCR電路
. h: X# T9 p, z1 p# j' ?4 u/ q經由電源擾動....產生大電流的拴鎖現象+ g+ V5 R& Z J% C, C# \5 s
造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)0 L, Z) C- t v. i' o) | f& [
ESD討論版有篇關於latch-up的文章
' P7 `; T0 W3 c: d! F2 X6 r6 `7 u可以view一下剖面圖跟等效電路圖& W- j- y$ ~9 Q
由剖面圖跟等效電路圖就能推敲出& x9 v ]5 Z; b! O3 c0 u3 l+ i; ]
latch-up該怎預防+ `1 |+ l+ j2 ^$ r: H- Z
1.盡可能補上well-contact以及subtract-contact
# U. X0 o: o# Z( M6 {0 Y 其用意是為了降低Rw跟Rs的阻抗.
. Q( K/ w" S: w, e2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開9 @* J9 e5 Q# w: w( L. F7 j% \
並且保持gurdring的完整.
; k% ]6 o& ?' ~! Q9 H4 c( f (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )+ b/ R) ^# }6 r# S" L* Y
& T6 j* s4 p9 C4 _, Q' t- o/ |
若有解釋錯誤或是哪不夠詳細的
& v c9 {% T6 n M3 e8 k8 n歡迎大家一起討論 ^^
: u; t- \' g. z: K* _/ V# E: T
* E' [- V, v4 A5 F9 V0 KPS: latch-up比較常發生在pad週遭....內部電路比較少發生3 k9 z: @ S) n4 w" S# A& p
個人是認為...ESD發生時也有可能引起latch-up
! r! l( F2 N: ^- a 不知大夥的見解為何?! |
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