Layout about Transmission Gate

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我是初學者，最近在畫一個開關的layout
如下圖

1 Q$ Y$ P1 y+ P% I" e( v這是一個transmission gate，
! L7 S3 D3 G. N! ?( v; X不過pmos跟nmos的drain跟source都是接在一起，
3 G( q2 v& g( C/ m9 T3 d而gate端是輸入CLK訊號
/ b! N% l% G# n( i5 K/ a3 l而pmos的body端是接到vdd，nmos的body端是接到gnd
不過以前通常source跟body端都會接在一起
layout時body端可能就做在vdd跟gnd上面
# j% @9 c# c3 w那現在source跟body是分開的
$ b# \: q, x8 H- p" d# R4 w2 {0 M5 R我body部分要做在哪邊才對呢？

1 Y* J* E2 K8 }/ H/ y; t7 @' E+ A希望有了解的人能提供意見
! X' `+ w2 f( }7 i3 r+ b3 H感謝

CM168899

N-Well製程  pmos 的 body 就是 用 n+ 接 VDD, nmos 的 body 就是用 p+接 GND.
) j8 ]4 r* o- }6 E6 _' ?7 s. K
3 W- q: ^, Q/ P9 y: i0 l% etransmission gate PNmos  S/D 兩端相接,  gate端是輸入CLK訊號
: B& z- c- K* q! W0 M+ \+ w
/ y5 e2 L, E5 a( j  D這樣就OK啦

motofatfat

N_WELL P_SUB 製程
PMOS ㄉ body 在 NWELL 中
9 d9 m) h% t3 W* @n+ diff

NMOS ㄉ body 在 P_sub 中
" @" z  ]3 v8 w! zp+ diff
8 V/ W! b. ~" V: S由於整各晶圓都是 P_sub 只要在
# R6 }$ e  F! v. K非 N_WELL 中 ㄉ p+ diff 都是
通常 design rule 要求要在20um
內.有機會加強製程方面