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就以PLL的量測 Q, K5 W# e* T' L4 o/ i) ~* b
首先要說明一點的是: I/O PAD本身很難有高於150MHz的clock output(這點應該不適用於RF)
: z3 I0 Q- n. h- m* `正常情況若要量測PLL,大都是把PLL降頻到100MHz以下
+ r% ]) {4 R: w, X* a1 ~如此一來I/O PAD才能夠正常地把clock waveform送出來3 F& d* l& I0 }
這點是I/O PAD先天上的限制
4 |# M% k& f3 Z8 d: d/ N! B原因很多,諸如ESD protection的size所造成的寄生電容太大,導致無法工作在高頻等等......( r7 D- ^, s5 H' R3 v6 ?. P: B& x2 {
我沒作過RF,所以我不知道在RF情況下是否也是這種情況; C8 P, T+ W- e1 ~) W* X& a% a
8 O$ C5 q# N2 s' Z- m( K1 g8 \要量測jitter當然是直接量最準確
# R7 Y0 K E1 z; h: Y" M# v不過,就像我先前所說的I/O PAD先天上的限制,所以只能先把PLL降頻再送到I/O PAD量測
* x0 f3 r. v: p雖然兩者的clock並不一樣,但因為源頭是從PLL所產生出來的
- B% V f, o- W3 y所以,理論上PLL的clock jitter也應該會等同於除頻後的cloc jitter
& @$ k, r( ^! F7 m( F2 \& f當然,你也可以將chip不作封裝,然後直接用probe來量測,不過,要先畫有probe PAD才行,而且其儀器也要很高檔才行,只是,這個樣子作實在很麻煩
v) G( M1 A5 a2 ]/ V
6 x, Y$ c- }' ]% x; @9 S1 q9 R要量測jitter除了示波器, N7 F! P7 P# d3 N# \8 ^' w7 j
我還想不出有那種儀器可以輕易量測出jitte) O9 }: E' ^0 v, o' s, }9 @
而一般的示波器,好一點的都會有量測jitter的功能
2 M: I3 Z3 b4 B! h' |裡面的選項大概有rms jitter, peak-to-peak jitter, cycle-to-cycle jitter等等
: o( E7 x p; }" f通常,我們只看rms jitter,其餘的並不會特別去看,除非是作high speed link,或者特別要求 |
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發表於 2007-7-17 14:37:03
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發表於 2007-7-17 23:35:53
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