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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › verilog除法問題
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[問題求助] verilog除法問題

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wendyht
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1#
發表於 2008-5-20 21:02:28 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問:
, j7 V6 e+ [9 D* o% K, U9 |2 O5 A     在VERILOG的除法運算子,算出來的結果要如何有小數點2 z: V3 b* U! l$ ]9 ^6 g$ t3 Q
      例如:9/2 = 4.5 ,但verilgo算出的都只是4 ,0.5要( O) `+ u* x. y9 j
      如何算出呢??
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2#
發表於 2008-5-21 09:53:10 | 只看該作者
請看我之前發表文章"FPGA數值運算問題解答收集"第二篇"定點數小數表示法"。
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