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[問題求助] �定周期,可变的DUTY,如何实现?

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1#
發表於 2008-4-28 22:38:35 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
附图是一个OSC电路,可知T=C*(VH-VL)/I1+C*(VH-VL)/I2;
5 {- M3 e$ p* U6 K0 k* p# v) i# e0 j- g: A* r- |
可以通过调整C,VH/VL,I调整频率,如果要获得�定周期,可变的DUTY,如何实现呢?
2 ^  B5 }$ z) V  y* j* A9 s1 d) U$ ]1 b. n
请各位大大指教,谢谢!
/ n4 I4 X7 M3 J& Q, H* J7 `  h# {9 r' c

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2#
 樓主| 發表於 2008-5-3 11:04:31 | 只看該作者
各位大大,有没有好的方法,请指教,谢谢!
3#
發表於 2008-5-5 23:16:44 | 只看該作者
我以前有試過一種在vco後面加duty cycle correction電路,那是為了校正vco的duty cycle而衍化出來的電路- W$ T6 y  h% v; S' U' E8 `. ~
那是一種利用負回授的方式來實現的電路
& `7 _" o2 |7 z& p不過,這種電路可能不太適合你的需求9 b  z. P) M% m% |& e; w

& m+ p) f! W; H# T而因為你需要固定週期內去變duty cycle的話
( o+ [  k0 q4 T: `* ]+ L) V那惟有在sr-latch後面再加一些數位電路應可達到改變duty cycle的功能
( u8 @0 M- a) C0 Q基本上我想到的方式是利用delay cell再加一些數位邏輯電路應可實現& T1 J5 v' F0 F
若想加長duty cycle,那就用OR Gate + delay cell電路(加長)應可達到需求
* |( s. y6 [% m若想縮短duty cycle,那就用AND Gate + delay cell電路(縮短)應可達到需求
3 T( ]* S9 n1 U如此一來,便可利用數位控制的方式,藉由控制delay cell timing即可作出想要的duty cycle
4#
發表於 2008-5-6 15:09:02 | 只看該作者
題外話
$ J% ~4 G  x; C* d6 ~VCO duty cycle corrector 是很好玩的電路 * b/ e  g, _: Z
我之前有發明一個 拼湊一些paper的概念所組成的電路 也是用負回授的方法來產生50/50的clock& D& v" E, O4 X% L; s" g/ g
finster大能分享一下如何實現的嗎 也許我可以觀摩一下) M2 j+ N6 N, \% V( _3 S& G* z
我另外再開個討論版好了
5#
發表於 2008-5-6 18:17:37 | 只看該作者

回復 1# 的帖子

也許可拿你電路產生的定頻clock去充放電另外一個可變的CAP或充放電固定的CAP
& j. S" S# j3 z: \! M8 K( j5 D) y3 x,改變比較器的轉態電壓~~~試試吧
6#
發表於 2008-5-7 15:53:27 | 只看該作者
這是我想到的方法
, x! m+ W# l9 Y0 w利用delay cell和簡單的數位電路應該就可以改變duty cycle
1 z/ m) d" [' `7 R9 C( ?& w因為提問者的前提是clock不能被改變,所以,就只能從輸出的clock著手動手腳,如果改變本身charge/discharge current,或者Vh/Vl電壓,或者電容C值均會改變原來的振盪頻率
' m" [: _, [& U& L4 A不過,這種方法有些缺點,因為delay cell的精準度很難控制,所以,未必能夠很精準的控制duty cycle,當然,如果要很精準的控制delay time,相對的電路就要設計的複雜些
/ D- o. a/ w4 k$ h9 {再者,如果clock愈慢,表示其delay cell的delay time要設計的愈寛,那用反相器加電容的delay cell未必適合

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7#
發表於 2008-5-8 11:29:18 | 只看該作者
用定頻的clock去控制充+放電時間,所產生出來的clock應該是同樣頻率,3 U* O& P, P$ W. I7 Z: M3 l
改變電容值或轉態電壓,便可以控制duty,用delay cell做,很難cover較寬! d% R  E  N9 H* |# U/ L+ ^3 i
的頻率,並非上策
8#
 樓主| 發表於 2008-5-8 21:13:11 | 只看該作者
finster大大是利用BBM(break before make)的方法去做的,谢谢!0 c, b2 n3 q3 Y% v! _6 E! e

. _2 w6 R' v* q1 X如果DUTY不连续变化,那么调整CAP可以改变DUTY(固定周期)! D# M- V) O+ D3 e& u
T=C1*(VH-VL)/I+C2*(VH-VL)/I,,充放电用不同的电容大小,只要保证C1+C2不变,就可以保证频率不变了(理论上的),
0 B' u8 v' j6 \! m) q" wDUTY连续的变化,上述方法就不好实现了................
4 V0 ]1 O/ M4 o  F" Q
; q  q/ \  p3 C& g% Smbission大大能再具体的讲一下吗 多谢!
9#
發表於 2008-5-9 09:36:05 | 只看該作者
用你上面的電路產生出來的定頻的clock,去控制另外一組RC充放電電路
( F, _' W( o  y,改變充放電電流比例或切換轉態電壓,應該可以得到你要的波形~~~
10#
發表於 2008-5-10 23:07:10 | 只看該作者
其實上面這個OSC RC 充放電線路,就是555 timer IC的線路主要設計,只不過少了voltage control input(可用來調duty cycle)
# B- r- ]# O! n5 o7 Z/ }稍微改了一下,看可不可以.(VR 用來調duty cycle)4 k4 l, @- r( k( q0 e+ O+ d

1 b/ ?3 `+ `( ^# ]

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11#
 樓主| 發表於 2008-5-11 16:03:27 | 只看該作者
谢谢kevin!, T( O" v! E0 n' `- C
, u  G: H2 h& b) D. s% P
但是如果VR变化了,那么频率也会一起变化的
12#
發表於 2008-5-12 10:16:18 | 只看該作者
我是假設R4 跟VR很大,所流過的current很小,則VH-VL會保持不變(只跟R2有關),則頻率應可固定.
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