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原帖由 michael6172 於 2008-4-28 09:34 AM 發表 / r: A' }0 ]% x7 @" g6 S你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
原帖由 addn 於 2008-4-28 11:22 AM 發表 / O1 q& ~- X$ {7 D' Z- N 您好 : x/ g+ S$ P( t" K依你的需求,想要做到1個clk做一次動作, , {+ j% R' d9 s( ?! R似忽不容易 ( m+ d+ n$ W3 r2 i5 Y+ M+ X+ L) ^ 8 }; d3 U3 P) e+ z2 a0 B3 `+ g由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
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原帖由 kevin 於 2008-4-28 08:47 PM 發表 1 H* ]& _& d. _) \. V8 V' [# f 如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快. : V" S' u" Z! ^ 9 \6 t! V' f. n$ d" m& q; p37669 s8 [2 l% ~) V0 G3 v7 a , _$ z" {$ Q& k2 L5 ]3 f n再配合一些control logic即可達到目的 ...
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