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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 什麼情況下synthesie tool 會產生 combinational logic ...
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[問題求助] 什麼情況下synthesie tool 會產生 combinational logic

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1#
發表於 2008-4-14 04:17:20 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
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什麼情況下synthesie tool 會產生 combinational logic ?
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2#
發表於 2008-4-14 10:10:22 | 只看該作者
在verilog code裡面寫在always@(posedge clk) block裡的<=左邊的訊號會被合成register.
1 u7 E$ O. g+ x& U, Q/ B- o% b. h' b其餘的則會被合成combinational logic.
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