大家都如何進行IP評估或驗證呢？

chip123

目前用於設計和驗證IP內核的主要EDA工具供應商有Cadence、Magma、Mentor Graphics和Synopsys等。
6 R/ X/ l" A5 o% O3 }+ ~  A
- z% h1 @1 \: V" O+ S7 QCadence現可提供最全面的集成和驗證IP的設計環境。其Incisive平臺提供了一個基於System-C和RTL-HDL的混合仿真和測試平臺，該平臺採用了一個單內核架構來將多種驗證技術統一在單個引擎上。這一平臺也包括Palladium仿真加速和在電路仿真引擎，它可進一步提升速度和效率。Incisive平臺可將整個驗證時間壓縮一半。當然，一些IP供應商也可提供參考流程來幫助客戶進行設計。
+ J/ h4 B+ c2 M
1 J( E! Q: Q/ a( C; d# z2 [大家經常有在進行IP評估或驗證吧？你最熟悉哪一家EDA工具供應商的IP評估或驗證呢？

DennyT

朋友公司買過未上過shuttle的OTP (就是所謂的soft IP),  wafer回家後死的很慘,
板子上最後還是請客戶外掛flash or EPROM, 還白白花DIE size幫人家驗證IP.

0 y4 I. ~& D# m, Y! }1 n所以pure digital可以買soft IP, RF/ Mix/ Analog/ Memory最好還是hard IP.

masonchung

我聽說有Design House 專門抓網路上的Free pure digital IP來改成自己的產品
2 H  U$ x- |2 G. ], N+ H還有拿整個SOC來改的
單一SOC改成功產品賺錢就撐了3年
+ r9 [, o; ~4 \9 y也不用自己開發新IP
就是在等下一個 Free IP 上網,然後拿來自己改
8 s" j2 T  N' a# V
8 `" e. r9 b& k. k' D/ T集網路傻瓜愛現大眾之力開發雛形後改成能賣的商品
算是資源整合嘛?
7 V2 ~6 X2 a8 _) B) ^# n# f! T/ p
真不知該說這間公司強還是怎樣子沒骨氣??
- E/ m0 _3 p/ |7 x
# q: y( q& ]3 J* N6 F7 b4 v[ 本帖最後由 masonchung 於 2007-5-5 09:22 PM 編輯 ]

jiming

完善的系統層級驗證架構有效消除複雜的SoC設計瓶頸
/ \! d1 [( t6 a) d7 e" w
, y7 x3 [# G- P4 D& b2 _5 dARM於日前發表針對整體晶片通訊所推出的獨特調適性驗證IP—AMBA® Adaptive Verification IP，協助開發廠商首度克服日趨複雜的驗證挑戰。Adaptive Verification IP強化現有SoC的驗證方法，為業界唯一能擷取與套用流量歷史資訊，並預測系統運作的引擎。

7 H5 h5 w0 ~% B/ F  yAdaptive Verification IP一改以往僅能由人工操作的驗證作業，結合能夠依據經驗及知識研判之高品質自動化驗證流程，以確保產品在既定的上市時程前完成驗證。Adaptive Verification IP 將既有或特定之隨機作業方式，與強而有力的新機制相結合，縮短整體驗證時間，以增加對驗證結果的掌握度，並繼續改進SoC的尺吋與複雜度。

ARM系統設計部門總經理Jonathan Morris表示：「為擴展市場商機，未來精密複雜的消費性裝置必須能同時執行多項應用，因此需要一個快速且有效率的晶片通訊機制。為將風險降至最低，開發業者需要一個包括晶片通訊與驗證IP在內的完整工具套件，並加上一個工具架構，讓他們能設定、分析並驗證其複雜的SoC元件。」

" k1 e2 s& i% [% ^9 O市場分析機構Gartner資深研究分析師Christian Heidarson表示：「對於90奈米以上的SoC設計而言，晶片內部通訊是一項嚴苛的挑戰。晶片互連與記憶體控制器IP目前已經擁有約4,600萬美元的市場規模，若能進一步整合至系統層級的設計工具，以讓用戶運用這類自動化工具，來完成晶片內各功能區塊資料流傳遞的優化設計，那麼未來五年之內將可預期四倍左右的市場成長。」
; D/ @$ ^! t% G; n& B2 s
愈來愈多的設計流程都是從系統層級展開，因此驗證流程也必須從系統層級著手。在高階模型建構上，Adaptive Verification IP可作為RealView SoC Designer之擴充工具，提供一個可以用來創造、探索，以及優化各式平台系統層級的架構，並支援現今最複雜的SoC元件，來使得硬體與軟體團隊展開工作之前可以提早進行開發作業。
1 R# K' T/ o/ C( @& m: S. K
Adaptive Verification IP以C++語言撰寫，並封裝成與RTL相容的System Verilog格式。為提供詳細的系統功能與效能驗證機制，Adaptive Verification IP亦提供可授權的獨立版本，其可應用在各大EDA廠商的所有熱門驗證工具環境中。

全球EDA大廠明導國際（Mentor Graphics）為首位確認Adaptive Verification IP各項功能可在其驗證流程中順利運作的成功案例。明導國際副總裁暨設計驗證與測試部門總經理Robert Hum表示：「我們一直和ARM密切合作，將新開發的調適性驗證IP整合至Questa及我們的先進驗證流程（Advanced Verification Methodology, AVM）。我們的第二代Questa驗證平台，專為現今各種極複雜SoC元件的驗證需求量身設計。而AMBA則為此類SoC元件的互連規格標準。這款整合式解決方案能夠協助客戶大幅提升驗證的生產力，使系統功能與效能順利完成目標。」

3 A! v+ K$ Y. \' n0 P供應時程
2 ?) j9 m! l3 f/ i, i2 h
3 w2 F" ~( G5 U: SAMBA Verification IP將於2007年第三季開始向主要夥伴供應，並預計於2007年第四季全面供貨。

mister_liu

經整合(integrated)、可配置(configurable)之軟硬體解決方案 可支援最新音頻標準之「插入式(drop-in)」音頻功能
, g- T; ]% T' p- ^
重點摘要：
( k. T9 q8 e. X8 ^7 i: R
-          預先驗證之軟硬體次系統可大幅縮短設計整合過程、降低設計風險並加速上市時程
! b% k. i# B! a/ Q1 e-          支援2.0至7.1音頻串流(audio streams)，具備24位元精準度並符合最新音頻標準
4 P) `( v$ c, ^4 O+ b1 a9 C, ], m-          經整合的軟體環境實現插件(plug-in)與主應用程式(host application)間的無縫接合
-          提供完整的軟體音頻編解碼庫，包括支援杜比、DTS及SRS Labs的最新音頻標準
& \4 D4 V" f! i/ u. ?' H) d-          類比音頻編解碼為線性輸入及輸出、麥克風、擴音喇叭、耳機提供96 dB動態範圍的高品質傳輸連結
-          可在數小時內完成動輒耗費數周才能達成的音頻IP次系統配置(configuration)

- v$ d6 f# R+ w, c(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣布，針對SoC設計推出完整且經軟硬體整合之音頻IP次系統─DesignWare® SoundWave音頻次系統。該解決方案不但可完全配置(fully configurable)，且支援2.0至7.1音頻串流(audio stream)並具備24位元精準度，可有效支援數位電視、機上盒、藍光光碟、可攜式音頻裝置及平板電腦等廣泛音頻應用的要求。

mister_liu

SoundWave音頻次系統的元件包括：DesignWare ARC®32位元音頻處理器、標準數位介面、類比編解碼(analog codec)、支援最新杜比(Dolby)、DTS及SRS格式的完整軟體音頻編解碼庫，以及包含媒體串流整合架構的完整軟體環境。此外，該音頻次系統亦兼具虛擬及FPGA原型建造(prototype)的功能，能協助設計團隊加速軟體開發及全系統(full system)的有效性確認(validation)。新思科技所提供之SoC就緒的音頻解決方案，可將多重IP區塊(block)與軟體整合並預先經過驗證(pre-verified)，大幅縮短SoC設計及整合過程、降低設計風險並加速上市時程。
( x% g) t7 v% P, f3 R2 Q
4 r) Q2 |7 I4 C隨著多重音頻內容的使用增加以及音頻應用的取樣(sampling)比例提高，消費性應用SoC的複雜度也隨之提升。再者，新的音頻規格要求更多訊號處理及頻寬，以期在各式音頻格式上達到高品質的聲音重現(sound reproduction)。使用專門的音頻次系統能將主處理器的音頻處理工作釋放出來，如此可降低設計的複雜度，並提升SoC的效能及效率。
4 y9 T$ A" Q% m
市場研究機構Semico Research公司資深市場分析師Rich Wawrzyniak表示：「預計在2014年以前，每個SoC的平均IP區塊(IP blocks)數量將達到120個，因此設計人員需要一套能協助他們縮短整合IP過程以及管理這些複雜區塊的解決方案。透過一個涵蓋軟硬體且經過預先驗證的完整IP次系統，設計人員無需在個別區塊層級(individual block level)而是在晶片層級(chip-level)就能解決設計問題。藉由推出DesignWare SoundWave音頻次系統，新思科技不僅在IP產業開創了新局，也將加速電子產品開發人員的創新速度。」

mister_liu

整合硬體 (Integrated Hardware)
" r& e9 ~! V2 h; i8 D
SoundWave音頻次系統提供功耗效率佳的ARC單核心或雙核心32位元音頻處理器選擇，可同時處理多重高傳真(high-definition)及多重頻道(multi-channel)之音頻串流。該次系統包含支援晶片外(off-chip)音頻傳輸連結的數位I2S及S/PDIF介面，以及HDMI介面的高頻寬晶片內(on-chip)傳輸連結。ARM® AMBA® 3 AXI™/AHB協定系統介面(protocol system interfaces)簡化了整合至SoC架構的過程。

4 l( x) w! W9 B* k1 \' V類比音頻編解碼為線性輸入(line input)及輸出(output)、麥克風、擴音喇叭、耳機提供高品質的音頻傳輸連結。易於使用的配置工具讓設計人員能快速選擇頻道及音訊介面的數量，使得以往利用手動需耗時數周的完整音頻次系統配置能在數小時內完成。此外，新思科技也提供SoC整合服務，協助客戶將次系統整合至晶片中，或是透過客製化達成特殊應用需求。

專用軟體 (Dedicated Software)

SoundWave音頻次系統提供完整且可立即使用的軟體環境，其中包括支援最新的多頻音訊格式(如杜比的Dolby Digital Plus和TrueHD、DTS的HD Master Audio、SRS的TruSurround HD4和TruVolume和微軟的WMA 10 Pro)以及熱門的開放原始碼音訊格式(如Ogg Vorbis和FLAC)的音頻編解碼。

mister_liu

SoundWave音頻次系統的整合媒體串流架構含有編解碼器以及聲量控制、等化處理(equalization)、環繞平衡(surround balance)等音頻後處理功能，該架構允許軟體編解碼及後處理軟體易於次系統中進行實例化；此外，根據產業標準GStreamer多媒體軟體所開發的音頻插件(plug-in)，能讓設計人員快速將音頻次系統軟體整合至主應用軟體(host application software)中。

/ I+ J7 w: O2 I& v虛擬及硬體的原型建造 (Virtual and Hardware Prototypes)
: A8 z; J# L* R# y. L  j  |# y% _
在開發軟體內容豐富的電子裝置時(特別是針對行動及消費性電子產品)，設計人員不但需要將日益多樣的軟體內容納入設計考量，還必須面對軟體開發以及軟硬體整合的挑戰。為了縮短軟體開發的時間，新思科技SoundWave 音頻次系統的Virtualizer™虛擬原型建造，可協助設計人員在矽晶產出的數月前便能進行音頻軟體與應用軟體的整合。該音頻次系統的HAPS® FPGA原型建造解決方案可達成快速的軟體開發，並為全系統整合及驗證提供可擴展的平台(scalable platform)。

) U" e- F  L  u% E/ B# Q新思科技IP及系統行銷副總裁John Koeter表示：「設計人員不斷調整方法以因應日益複雜的SoC設計，IP解決方案也需跟著精進。軟硬體的最佳結合能有效支援設計上對效能、成本、功耗及時程的需求。DesignWare SoundWave音頻次系統提供預先驗證的完整端對端(end-to-end)音頻次系統，協助設計人員大幅縮短概念(concept)到實作(implementation)的時程。」

amatom

Imagination Optimizes its IP Capabilities with TSMC on Latest Silicon Process Technologies
& W5 p; l) H1 e. Q  C! ]
Imagination Technologies, a leading multimedia and communications technologies company, announced its collaboration with TSMC to ensure that licensees of all of Imagination’s IP (intellectual property) cores can optimize speed, area and power consumption on TSMC’s most advanced 28nm and below processes.
$ Q$ a1 _7 Z2 q2 e
" [; d- b7 Q$ kBy bringing together engineers from both companies, this collaboration aims to improve power, performance, and area by co-optimising TSMC process technologies and foundation IPs with Imagination’s most advanced IP cores, including its latest PowerVR GPUs.

: y/ ?3 e6 c. u- g3 kImagination, a member of TSMC’s Soft-IP Alliance program, is making this announcement as part of a closer relationship with TSMC. Imagination intends to validate its IP cores through the TSMC Soft-IP Alliance program.

amatom

Imagination’s IP core families in this collaboration include:
# r7 |; O: v9 B" Q! @
0 s2 J4 D7 O/ h" r# C& O/ U$ _4 q3 u•PowerVR graphics, the de facto standard for mobile, embedded and computing graphics
•PowerVR video and display, the comprehensive and widely adopted range of multistandard decoder, encoder and enhancement cores for applications from mobile to ultra-HD
/ F) B" H# t- g) B' [5 [7 F* ~•Ensigma communications, the multi-standard programmable communications and connectivity technology for TV, radio, Wi-Fi and Bluetooth
% n5 I0 N$ G, e* v" X( ?2 r% y•Meta processors, the advanced 32-bit hardware multi-threaded processor architecture that delivers the best in both general purpose and signal processing performance

4 g* u  s0 X& I8 HImagination is one of the world’s leading semiconductor IP suppliers, with cores which can be synthesised for a broad range of silicon processes. As more customers use Imagination’s IP cores to deliver the key high performance processing on their SoCs (System on Chip), Imagination plays a key role in the semiconductor IP segment to deliver the levels of performance demanded by leading edge customers.

amatom

Says Tony King-Smith, VP marketing, Imagination: “Many of our licensees rely on TSMC to provide them with leading edge low power, high performance silicon foundry capabilities. This strengthening of our relationship with TSMC reflects our determination to deliver the best possible SoC solutions on the latest silicon processes for our SoC IP licensing partners. We believe this initiative will ensure that Imagination’s licensees to continue to push the boundaries of what is possible for future generations of advanced SoCs.”

3 E; O" n( w% E) y& \Says Mark Dunn, VP of IMGWorks, Imagination’s SoC implementation group: “The characteristics of the latest processes such as 28HPM and beyond have to be taken increasingly into account when designing future high performance IP-based solutions. As major blocks such as GPUs increasingly dominate the area, power and performance of next generation SoCs, design flows need to be tuned to maintain the optimum balance between maximizing IP portability and achieving the best possible performance. We believe this extensive engineering partnership will greatly benefit all of our IP partners.”
; b) ^) z  M1 ]  m6 j* C! G1 S0 A
6 h! {4 v1 J: R! }“We are delighted to be working with Imagination to deliver the full benefits of TSMC’s latest and most advanced processes for mobile and embedded applications,” says Suk Lee, Senior Director of Design Infrastructure Marketing Division, TSMC.  “By leveraging Imagination’s leadership position in the market, we can help our customers to ship the most highly optimised SoCs.”

innoing123

全球基於Hantro視頻IP的芯片出貨總數已超過10億顆

0 e+ ^7 @$ D- j3 S上海2013年4月16日電 /美通社/ -- 為客戶提供定制化芯片解決方案和半導體 IP 的世界領先的 IC 設計代工公司芯原股份有限公司（芯原）今天宣佈，Hantro G1 視頻多格式解碼器和 Hantro H1 視頻多格式編碼器 IP 成功應用於中國領先的 TD-SCDMA 和 TDD-LTE 通訊技術及解決方案提供商聯芯科技有限公司（聯芯）的一系列高性能應用處理器產品中。Hantro 視頻 IP 助力聯芯的產品實現全高清60幀每秒的視頻編解碼能力，並支持包括 VP8 (WebM，WebRTC)、 H.264、 MVC、 MPEG-2/4、 DivX、 VC-1、 RealVideo 和 AVS 等在內的多種視頻格式。

「從設計之初我們便與聯芯展開緊密合作。」芯原董事長兼總裁戴偉民博士表示：「隨著移動互聯相關設備對視頻性能的要求日益增加，我們堅信第12代 Hantro 視頻硬件編解碼器是目前這類產品應用的最佳選擇。」

Google 正積極向業界推廣名為 WebM 的免費、開放的媒體文件格式。芯原作為 WebM 生態系統的合作夥伴，可向全世界範圍內的半導體廠商商業授權 Hantro G1 多格式解碼器和 Hantro H1 多格式編碼器 IP，並有權修改 Hantro 視頻 IP 以加強內核架構和增加新功能等。目前，Hantro 視頻 IP 已獲得全球範圍內70多家半導體廠商的採用，基於該 IP 的芯片出貨總量已經超過10億顆。

「Hantro 視頻 IP 使得我們的產品在具備出色的視頻性能的同時，還兼顧了功率和成本效益。我們感謝芯原在合作中所展示出的優秀的專業技術實力和客戶支持能力。」聯芯副總裁劉積堂表示，「我們的產品可支持包括 VP8 在內的多種視頻格式，並已被許多知名的智能手機和平板電腦品牌廠商所採用。」

mister_liu

Principal Product Engineer-----DDR IP
公      司：NO.73-One world top EDA company
( L$ i8 j! ]# F& h) w; @工作地点：上海
! A4 O0 y6 C! d0 Y
Position Description:
3 T" b. L7 t. E, POur client is looking for an individual to work in design IP team. The group provides configurable DDR memory controller and PHY IP for ASICs. The job will be mainly focused on providing post technical support to customers; however there will be a variety of other engineering tasks that will allow the candidate to expand skills and responsibilities.
9 g1 t+ N1 T# n5 O. q
Provide technical support to customers for integration of IP into ASICs including:
- Debugging of customers’ simulation or silicon issues.
- Reviewing of customers’ design integration of our IPs.
; j- i) \# q: g- Reviewing static timing reports to assist with customers’ timing closure.
6 t# H5 m  [  U* p* c- Answering technical questions about IP operation.
- Train field engineers in IP operation.
( O' I: h3 b+ `/ s$ d3 N- Interface with the R&D Team to bridge product improvements and resolve customer issues.
* P  u$ ]# t8 R7 Q" Y
5 c2 Z: G. s! n* U. y+ ePosition Requirements:
5 [# q3 R! v) C2 ]/ o: t- Excellent oral and written communication
+ p/ M! l5 x, ^' N8 l, y& _: t* `- Good English communication skill
- BS 8+ years of prior work-experience or MS 6+ years of prior work-experience
" O; ?; K; @1 w7 O5 z; O- All front-end skills – RTL design & verification in Verilog, synthesis, static-timing analysis, DFT
! g. L% B. D( k7 S2 v- Back-end skills – place & route, physical verification, timing closure
7 i* L) U* b1 P* `, T: D- Time management skills sufficient to balance multiple high-priority projects.
9 s  C' A8 ]9 D6 M0 g$ r$ E/ ~5 Z- Willingness to learn new skills and perform tasks that often go outside area of current expertise.

5 K6 |* h6 h. b; f0 j/ OAdditional Desirable Qualifications:
- Experience with Static Timing scripts and report analysis
0 D* u) O/ E2 u9 p- Familiarity with DDR memory operation, system applications, AXI, OCP, AHB
- Familiarity with Frame maker
- Scripting – in Perl, TCL, etc..

tk02376

Imagination可為SoC所有重要功能模塊提供IP解決方案

* r  {9 c! k9 w* P( _, t1 j(台北訊) 隨著半導體製程進展到28/20奈米世代，製造與設計能力間的落差也越來越大。晶片設計人員為了能在最短時間內將更多樣的功能整合到系統單晶片(SoC)中，採用第三方業者提供的矽智財(SIP)，而非自行開發，已逐漸成為一種趨勢。透過運用高品質、完整的第三方IP解決方案，晶片設計人員能將資源專注於開發具差異化特性的產品，包括連結各種IP模塊的設計方式。因此，這已使得SIP市場近年來成長的快速。

根據研究機構Markets and Markets發佈的數據，全球SIP市場營收預計將從2012年的25億美元到2017年成長到57億美元，年複合成長率(CAGR)達14.5%。特別是，在行動裝置、各類消費性電子創新設計帶動下，處理器IP市場的漲勢最高，達21.2%，表現優於整體市場。

tk02376

而在處理器IP中，GPU(繪圖處理器) IP由於具備平行處理特性，有更佳的可擴充性，已成為近來推動行動SoC效能提升的重要力量。此外，結合CPU與GPU的異質運算架構，也將能夠進一步提升效能與降低功率，將能為新一代SoC設計開啟全新機會。
6 U4 N) T3 n' F2 z5 q
: j7 l7 e2 r* b' D6 ~% _全球前20大的領先半導體與OEM業者，包括英特爾、聯發科、Sony、三星等知名業者都是採用第三方業者提供的矽智財(SIP)，將其技術應用於行動電話、平板電腦、電視、機上盒和車用電子等各消費性電子產品中。此外，藉由適當的結合IP技術，半導體業者便能推動智慧型手機與平板電腦的創新設計，開發出令人驚艷的使用者介面與繪圖功能。

% l; y4 a0 t# L全球第三大SIP業者的Imagination Technologies指出，隨著消費電子產品越來越有「智慧」，其實背後有賴於多媒體和連接性兩項關鍵技術的推動，而開發出更多樣化的先進功能，包括多媒體裝置的使用者介面、豐富的繪圖功能，以及高品質視訊處理。而在連接性方面，則有定位服務、隨選內容、社交網路等功能。

該公司表示，更佳的使用者繪圖介面(GUI)需要更高的畫素處理能力，不僅行動裝置，汽車和其他產品也朝此趨勢發展，像是數位化儀錶板、資通訊娛樂系統，以及後座娛樂裝置、多螢幕顯示等，都些是靠GPU來實現的。

* @. g- o8 ?' y3 {% V/ K; LImagination強調，有效運用CPU、GPU和通訊處理器等不同的處理器不僅已成為推動各類新式應用的重要力量，對於設計方法、製程技術也扮演了重要角色。同時，異質運算將為SoC帶來重大變革，為使用者介面、遊戲、多媒體等終端應用激發出更多創新功能。

tk02376

Imagination可提供完整的SoC IP解決方案。Imagination的廣泛IP組合包括市場領先的PoweVR繪圖、視訊、顯示IP、MIPS CPU IP、創新的Ensigma通訊IP，以及HelloSoft V.VolP與VoLTEIP、和Flow雲端連接性IP解決方案。這些技術能為客戶提供獨特的差異特性，以及功能最強、最具成本效益的解決方案。
, {, z9 T& E2 _6 ~9 J) ]* Z( ~
5 r+ v; I, ~- q7 |! ~  ?& f此外，Imagination在今年初併購MIPS後，強化了其既有的CPU IP產品組合。Imagination原本就已積極開發CPU技術，納入MIPS後，將更能加速此計畫的實現。這項併購行動有助於公司提供完整的領先IP解決方案，以滿足新一代消費裝置的設計需求。
9 }5 o# ~. z& |6 j$ I3 a" @
看好台灣市場的發展潛力，Imagination自去年(2012年)首度在新竹舉行技術論壇獲得熱烈迴響後，今年(2013年)更將擴大舉行，預計於6月26日和6月28日兩天分別在新竹、台北兩地進行IMAGINATION高峰論壇。這是Imagination在併購MIPS後首度舉辦的技術論壇，開發人員將能全方位瞭解Imagination與MIPS結合後的完整技術方案以及最新的SoC設計趨勢，並特別邀請到Imagination的重要生態夥伴成員發表專題演講。請千萬不要錯過了我們為本地開發人員精心安排的一整天精彩活動！
" _* q; {5 O3 i6 G; L) D. H
) T% F7 w! @, R' P/ X; m【活動資訊】
活動日期、地點：
l 新竹場6月26日新竹喜來登大飯店(新竹縣竹北市光明六路東1段265號)
( m" ^8 x: q5 H+ w9 S8 B6 o' Ol 台北場6月28日台北六福皇宮(台北市南京東路三段133號)

ranica

Principal Product Engineer-----DDR IP
+ _- t2 U3 v/ p+ O公      司：NO.73-One world top EDA company
1 d" L% d# P9 E; H6 c工作地点：上海

' b# X$ H: V% y6 \# W3 ~! oPosition Description:   
Our client is looking for an individual to work in design IP team. The group provides configurable DDR memory controller and PHY IP for ASICs. The job will be mainly focused on providing post technical support to customers; however there will be a variety of other engineering tasks that will allow the candidate to expand skills and responsibilities.
  
Provide technical support to customers for integration of IP into ASICs including:  
7 w: {* @" O- b/ j- Debugging of customers’ simulation or silicon issues.   
- Reviewing of customers’ design integration of our IPs.  
5 F5 V% z; i) e( a& O- Reviewing static timing reports to assist with customers’ timing closure.   
/ L$ F. ?& z$ k- Answering technical questions about IP operation.   
& l8 @1 z6 w6 V- Train field engineers in IP operation.  
' ]; V/ `  j; S& h8 A  ], L" `- Interface with the R&D Team to bridge product improvements and resolve customer issues.
, |1 W  [* t0 z
Position Requirements:            
1 G. k& b5 [. w. l5 C3 E5 G- Excellent oral and written communication  
- Good English communication skill  
3 Y  i4 p8 t$ @# N- BS  8+ years of prior work-experience or MS 6+ years of prior work-experience  
8 g, v+ t, g9 e0 `- All front-end skills – RTL design & verification in Verilog, synthesis, static-timing analysis, DFT  
/ \: j/ k; h6 c8 t. B# M; ~- Back-end skills – place & route, physical verification, timing closure  
- Time management skills sufficient to balance multiple high-priority projects.  
- Willingness to learn new skills and perform tasks that often go outside area of current expertise.  
& y3 A  I$ P2 v- T( j& v& C4 X  
- E- w, s- j( V3 VAdditional Desirable Qualifications:  
- Experience with Static Timing scripts and report analysis  
- Familiarity with DDR memory operation, system applications, AXI, OCP, AHB  
- Familiarity with Frame maker  
# G7 \1 Q! ]. W! m- Scripting – in Perl, TCL, etc..

sophiew

全球首款同時支持HEVC和VP9視頻格式的半導體IP
8 ~  j% c( f( ~
上海2013年7月1日電 /美通社/ -- 為客戶提供定制化芯片解決方案和半導體IP的世界領先的IC設計代工公司芯原股份有限公司（芯原）今天宣佈推出Hantro G2多格式視頻解碼IP，支持高效率視頻編碼（High Efficiency Video Coding，簡稱HEVC或H.265）標準下的超高清4K視頻解碼，以及 WebM項目下即將推出的VP9網絡視頻格式。此外，Hantro G2 IP還支持包括H.264、VP8、MPEG-4、VC-1、AVS（即將支持AVS+）、MPEG-2、DivX、Sorenson Spark和VP6在內的其他多種視頻格式。

4 F0 D4 x# g  Y9 f作為可擴展的IP解決方案，Hantro G2可根據客戶對產品性能的需求來優化硅片面積，並支持從4K@60 fps播放速率的高端應用、到1080p高清播放的中端應用，再到標清播放的低端應用，從而廣泛適用於從超高清電視產品到低端功能手機的多樣化市場。 Hantro G2是業內首款在一百萬邏輯門以內支持4K@60 fps的單芯片架構IP。業界領先的Hantro視頻半導體IP已經被全球超過75家半導體廠商應用於超過10億片芯片之中，而Hantro G2是Hantro視頻IP的第十三代產品。

sophiew

VP9是由谷歌（Google）發起的WebM項目所開發的下一代開放視頻編解碼格式。在與H.264最高規格相同的視頻播放質量下，VP9有望為 網絡視頻服務節省一半的網絡帶寬。該視頻格式為基於瀏覽器的實時視頻會議工具WebRTC等應用提供一個低延遲、高質量的視頻編碼解決方案。作為業內第一 家VP8視頻編解碼IP提供商，芯原仍將是業內首家在Hantro視頻IP中提供VP9解碼支持的提供商。
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「無論是面向娛樂應用的消費類電子產品，還是面向安全與監控的基礎設施，高清視頻已經存在於我們生活的每個角落。基於Hantro G2多格式視頻解碼IP的優異性能，以及其對HEVC和VP9視頻格式的支持，客戶可以用高性價比的方案來應對高清視頻應用對網絡帶寬、傳輸速率、本地存 儲和功耗所帶來的挑戰。」芯原董事長兼總裁戴偉民博士表示，「我們相信HEVC和VP9視頻格式將最終取代H.264而遍佈各種電子設備之中。」

「我們希望VP9成為各種流行的網絡平台和服務的特定格式，」 WebM項目硬件產品經理Jani Huoponen表示，「芯原支持VP9的Hantro G2解碼IP可助力芯片廠商將超低功耗、小型化的移動應用處理器和機頂盒/數字電視芯片快速上市，並為如Chrome和YouTube等流行的網絡平台和 服務提供高效的VP9視頻播放支持。」

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Avago Technologies在28nm CMOS製程上達成32Gbps的SerDes效能       
* j8 z6 x; r. l+ @2 s" U5 Y最新的里程碑再一次延伸了Avago在ASIC與ASSP應用SerDes IP的業界領導地位
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: b$ K' Z4 [5 h+ c/ J【2013年7月23日】Avago Technologies (Nasdaq: AVGO)為有線、無線與工業應用類比介面零組件領導供應商宣布其28nm串列/解串器(SerDes)核心已經達到32Gbps的效能表現，並且可以承受高達40dB的通道耗損，這個最新的SerDes核心不僅重新定義了晶片到晶片間、連接埠端以及背板等介面的可達成資料傳輸率，同時也反映了Avago為資料中心與企業應用提供領先解決方案的持續承諾。
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+ A, J( t- F8 [) {Avago公司ASIC/ASSP產品事業部副總裁兼總經理Frank Ostojic表示：「到目前為止，Avago在高效能ASIC與ASSP應用的嵌入式SerDes通道總出貨數量已經超三億五千萬。藉由我們最新的SerDes技術里程碑，Avago持續超前提供能夠帶來滿足業界對更高頻寬持續需求產品開發所需的智慧財產。」

4 f2 m! c* O9 V# L, u' M* b% Z3 eThe Linly Group資深分析師Jag Bolaria指出：「透過達成32Gbps的效能，Avago為公司的SerDes技術提供了進一步的穩固度證明。為了滿足以更低耗電達到更高資料傳輸率的需求，各種標準無不持續進行演化改進，在目前即可達到如此的效能水準，Avago已經可以滿足未來的規格要求。」

Avago的智慧財產(IP) SerDes核心由於採用了模組化與多重速率架構，因此可以輕鬆整合到產品中，目前Avago已成功在單一ASIC上整合超過400個SerDes通道。Avago 的28nm SerDes核心採用獨特的決策回授等化 (Decision Feedback Equalization, DFE)架構，在多項關鍵效能上提供出色的表現，例如降低整體耗電量、同級最短資料延遲、同級最佳抖動表現以及防串音干擾等。
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/ A! z/ K& {$ `4 v7 K% c( vAvago在提供準時交貨、高可靠度且高效能的ASIC產品上擁有輝煌的紀錄。而超過30年的設計經驗、成熟領先的階層式設計方法以及涵蓋多重標準的IP也成為Avago針對有線通訊市場提供功能複雜ASIC產品的成功基石。Avago廣泛的SerDes產品系列支援PCI Express、光纖通道、XAUI、CEI、10GBASE-KR、SFI以及IEEE 802.3ba等多種產業標準，為光學、銅纜以及背板應用提供彈性。