EDA TOOL 搶手人才培訓課程-APR實體設計工程師培訓實戰班

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【4期APR實體設計工程師計畫】APR實體設計工程師培訓實戰班

上課時間：	2016/9/7-12/3，每週三18:30-21:30；每週六09:00-17:30。(共113 小時，依課表上課)
修課條件：	1.電機、電子、資工等理工科系碩士畢業(需學過VLSI) 2.具Physical Design、IC Layout、Front- End Digital Design、Analog integral circuit design工作經驗者尤佳
課程特色：	【加乘一】：完整呈現APR Flow，高階專業技能APR(Automatic Placement & Routing)實體設計為 IC設計後段(back-end)流程的重要階段，在晶片設計環節中佔有非常重要的地位，其不僅受製程技術的影響甚深，其設計結果更直接影響IC的效能與成本。隨著晶片設計的複雜度提高及先進製程的演進，佈局自動化儼然成為未來一個重要方向，各家大廠競相培養APR實體設計人才；從頭到尾的APR Flow實務經驗，更是廠商著重焦點! 【加乘二】：業界師資陣容，掌握實務動向課程由具15年以上專業經驗講 師授課，依業界需求完整規劃一系列課程，更結合Synopsys原廠EDA工具課程，絕對是您挑戰百萬年薪的最佳管道！
課程大綱：	PnR 先修課程(35小時) 1.1自動佈局設計概論 Introduction Milkyway Introduction Library Creation Block Floorplan--->Floorplan using GUI Block Placement --->Placement using GUI Block Clock Tree Synthesis --->Clock Tree Synthesis using GUI Block Routing --->Routing using GUI Design for Manufacturability PnR 基礎課程(30小時) 2.1靜態時序分析基礎 (Static Timing Analysis；STA) Timing reports and constraint reports Perform Analysis, Create Reports Setup Design Environment Set OC, wire load, port load/drive/transition Clock period/waveform/uncertainty/latency Increase accuracy 2.2全晶片驗證實務 Netlist Tranfer Design Rules Check(DRC) Layout Versus Schematic(LVS) Bonding Check SPEF , SDF Lab Synopsys PnR 工具課程(48小時) 3.1 IC Compiler (ICC) Introduction Floorplan Placement Clock Tree Synthesis Routing Design for Manufacturability Lab 3.2 成果發表會
相關課程：	05S333-1【Fighting 1】PnR 先修課程-自動佈局設計概論 05S333-2【Fighting 2】PnR 實戰課程
諮詢專線：	03-5623116 ext 3221 林小姐 wplin@tcfst.org.tw
課程費用：	課程費用：48000元 VIP企業會員價：VIP企業會員可享優惠價格 (按我)會員優惠價：會員於開課前七天完成報名繳費者可享會員優惠價 46000 元 早安鳥方案：會員於開課二週前(含)報名並完成繳費，可享超值優惠價 45000 元 會員紅利折抵：本課程歡迎使用紅利折抵，最高可使用 2000 點