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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 關於用MOS做的電容
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[問題求助] 關於用MOS做的電容

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tommy01
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1#
發表於 2010-4-12 09:25:00 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
會先把S,D端相連,要形成電容必須有上下極版及中間介質
# T+ V' v2 G0 T" l2 R* N. r若是NMOS電容:上極版是G端,中間介質是薄氧化層,下極版是P-sub嗎?
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2#
發表於 2010-4-12 11:00:56 | 只看該作者
下極版是P-sub嗎?/ k) W. c% q9 t% Q' H
應該不是 下極版應該是 薄氧化層4 @- N2 U! c" h: l, y/ \# r/ I- T
S, D 相連就變同一塊ㄌ
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tommy01
3#
 樓主| 發表於 2010-4-12 11:44:41 | 只看該作者
我剛有再去翻書看一下  I5 r0 j3 T- i. u$ Q. T
下極版好像是通道% `- t! g# t1 _. H9 N1 d. N
而薄氧化層是型成電容之間的介質: Y5 ^0 W) F; w+ t; L# m
表示要做MOS電容,上極版電壓要比S,D電壓高出Vth; G8 K, b: N" [# D7 ^
才能做出嗎???
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4#
發表於 2010-4-12 18:28:00 | 只看該作者
不是p_sub喔!!
5 O' \4 k$ ]# o0 |
& f6 x& v" j0 ], j是通道形成後和上面的絕緣處形成一空間- z$ N1 L  G0 f6 m1 \8 ?: j3 f5 K# Y

; x# L' V, x$ Y$ f2 [就如同電容一樣!!
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tommy01
5#
 樓主| 發表於 2010-4-12 20:41:44 | 只看該作者
再請問一下; t$ R6 J6 f' I, F7 x: S5 p5 _
若是跟通道形成的,不是會有三種情形  A3 S- {. D/ D+ K+ \  K, ^
1,通道未型成時
$ s+ K. s& z6 h0 R. @2,三極管區; @5 v9 Y, w$ r0 I7 J" z- u$ p
3,飽和區
$ A8 D: L( g2 R- w此三種的L好像都不一樣?
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yuany
6#
發表於 2010-4-13 09:33:29 | 只看該作者
过来看看~~~学习一下
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dizzy
7#
發表於 2010-4-15 12:05:49 | 只看該作者
如果接在G上面的訊號電壓大于Vth時，NMOS工作在飽和區" @1 i5 H, O0 n6 s# S
這個時候下極板應該是gate下方的反型層吧
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L_ju
8#
發表於 2010-4-15 21:07:49 | 只看該作者

4 b! w, a& |5 G" p6 wmos电容显出较强的电压控制特性，图显示的是nmos作为电容世道容值曲线图，当gate相对于衬底为负电压的时候，多子被吸引到上面（氧化层下）形成积累层，在积累区工作状态下的nmos电容容值只有氧化层电介质决定，,(注：其实就是由两极板间的电解质面积和电学性质决定的，这就是本征电容C本)) `2 o( M  B! h1 P7 Q/ U
当gate相对于衬底正电压时，多子被排斥开表面，耗尽层形成了，随着电压差的加大，耗尽区越宽，容值也降低，一直到电压差等于阈值电压时，少子会被吸引到表面形成反型层，随着电压差的进一步增大，仅仅增加的是少子的浓度，而不会增加耗尽层的宽度，容值等于C本的20％左右。
  G+ M( g2 E4 D& a8 ]. [以上分析仅仅是s和d diffusion 不存在或者没被连接到衬底的情况，如果s和d 存在并且连到衬底，那么这个mos电容就有点复杂了，一旦强反型形成，一个导电通道short了s和d，这个通道变成了电容的下极板，容值又升到和C本 一样大了。7 ~! S$ R- K4 S8 V4 ^1 \1 j
Mos电容一般应该设计让他工作在远离阈值电压中心以外，如果device工作在积累区，没必要接s和d diffusion，如果device工作在反型区，想达到满电容就必须把它们和衬底连一起，

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tommy01
9#
 樓主| 發表於 2010-4-15 22:41:17 | 只看該作者
謝謝這位大大的解說,還有付圖片,讓我更了解了
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10#
發表於 2010-4-16 14:14:11 | 只看該作者
Good job~ Nice talking~ thank you~
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L_ju
11#
發表於 2010-4-16 21:03:37 | 只看該作者
所以做mos电容应该一端接poly,另一端接source-drain-pickup这3点就保险了,这样就得到如图中所示的"v"型曲线,如不接source-drain,就是如图所示的"Z"型曲线.
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dysyase
12#
發表於 2010-4-18 23:44:11 | 只看該作者
但是~這種電容~不會很吃製程嗎~~~如果製程飄移的話~不就趴了~~* d2 c; _0 z5 P
所以~需要準確的電容時~~還是可以用嗎~~
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pph_cq
13#
發表於 2010-5-5 10:05:42 | 只看該作者
如果一端接poly，另一端接source-drain（没有和pickup接在一起），会是什么情况，会有满电容吗？
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shmiyi
14#
發表於 2010-5-7 22:47:21 | 只看該作者
用GATE和DIFF之間的通道作電容特性用
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15#
發表於 2010-5-10 23:44:28 | 只看該作者
這種用N/PMOS做的電容好像誤差比較大
7 }/ S: a2 |; I' z) u. b小弟在這篇也了解不少事情XD
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16#
發表於 2010-5-11 08:56:49 | 只看該作者
下极板是反型层或者是积累层！
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17#
發表於 2010-5-11 08:57:32 | 只看該作者
也就是说MOS Cap 不是工作在耗尽区就是积累区！
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18#
發表於 2019-1-25 09:01:34 | 只看該作者
過來看看~~~學習一下undefined
* V0 ?& S) i3 f# P
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111222ak
19#
發表於 2019-2-11 17:36:05 | 只看該作者
過來看看~~~學習一下
; ]/ U3 ]2 B0 t. X
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