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[問題求助] 有人用Verilog-A 对PLL 进行 行为级建模吗?

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1#
發表於 2007-6-9 12:30:30 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
版上有人用Verilog-A 对 PLL 进行 行为级建模吗?( m& N4 X  I" w- g! F3 y7 D8 z
能否共同探讨一下。
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2#
發表於 2007-6-9 12:45:14 | 只看該作者
這個可能是做數位的人需要類比的PLL block才會用這種方式設計+ ?7 ]! F4 E* J2 ^' x+ ]+ y! v
$ T1 R5 V" @6 _7 C2 \4 y) I7 j
或者是作Mixed-Mode IC的人也會這樣用

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3#
發表於 2007-6-10 15:24:01 | 只看該作者
如果你是使用HSPICE搭配Verilog-A來進行simulation的話,那你大概會用到很無力吧1 L8 _% w8 L. D# B( k0 y8 X6 i
以前我曾試著用HSPICE搭配Verilog來作system的simulation,結果非常難用,而且simulation出來的結果只能看function而無法精確判斷其performance
! p' i# \8 V+ c7 z8 p0 ^再者,因為HSPICE和Verilog-A是兩套不同屬性的模擬軟體,均不是精通兩者的工程師,是不會輕易將兩種不同屬性的模擬電路合在一起作模擬的
4 Y: j9 A7 Z9 ~, C( f
* [1 q3 X- {4 C5 W( {0 C/ U- L若可以的話,我會建議你使用spectre來進行analog和digital兩者的simulation
! `/ S% Z* J% ^: D7 s因為spectre本身就可以執行HSPICE,同時又有內建的Verilog-A,故而在模擬數位和類比上較為方便些
! n$ ?  D; b$ J我有一位同事在模擬delta sigma ADC時,就是部份用Verilog-A的數位電路,部份用analog circuit,他就沒有我之前遇到那麼多的難題
  j9 K) V. n' n: A# |
3 o: u+ P* y$ \% t0 q* `最後,若要作PLL. H+ X( ]' p7 h" w. e
我實在想不出為何需要用到Verilog-A/ H* U6 c: q1 J& Q2 Q
除非你是要作Digital-PLL(DPLL)
$ G2 H0 L; B- x) e- o如果你己經推導過PLL本身的數學方程式,同時也了解各個子電路的功能的話
! `6 T% B) |( T4 ~" o1 E* Y6 X說實在的,大可直接使用HSPICE來進行simulation
# {: g2 H7 B4 F# ?* A0 A使用Verilog-A作模擬,即使function正確,依然還是要用HSPICE來作模擬,並調出其performance
* j; F- l2 P/ D+ x$ j我實在不建議用Verilog-A來對PLL作模擬

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4#
 樓主| 發表於 2007-6-11 09:06:34 | 只看該作者

回復 #3 finster 的帖子

谢谢finster 热心的回复 :-)
  U  k; q( @2 o" q- C1 U7 M# i9 Q7 l2 H+ D8 i. g
我是用spectre 结合verilog-A 做行为仿真的。
+ N, v. ~) D& ]5 s; q& l1 }如果PLL的模块全部用实际电路来仿真的话,比如做电压域的瞬态仿真,看VCO控制电压曲线来判断 PLL的锁定时间,仿真时间会长到你无法忍受的地步。但是如果用Verilog-A来替代部分模块,比如分频器,则可以大大的节省仿真时间。 所以我觉得用处还是蛮大的,至少对我而言。, l: Z7 R* R: p. T0 B
0 g9 e% h: H0 ]# T# ?
之前根据环路的方程,可以用matlab来建模,考量环路的特性,后来我发现,matlab能实现的功能
; W3 V: f9 n% ~完全可以利用verilog-A来实现。
* m, d8 ^4 I: a$ W4 e) ?% n% x
( t3 x! u# B) A/ c% Q[ 本帖最後由 macrohan 於 2007-6-11 09:08 AM 編輯 ]

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5#
發表於 2007-6-12 03:04:00 | 只看該作者
我補充一下我個人的經驗
1 y# |# ^. f) J) A2 u9 f. ~) M% A  N4 bHSPICE的模擬是採克希荷夫的節點方程式來作模擬,故而HSPICE的模擬是較接近實際元件特性
" N5 ~! p' a4 o而Verilog-A是採語法模擬,它是將元件視為模組化,將一個小的子電路視為理想化的方式在做模擬0 [. e2 [: n! W1 r2 Z6 Q7 U7 {1 `
如D-FF,在Verilog-A則用簡單幾個字便可,不用考慮電壓變化,不用考慮noise問題,在Verilog-A中只有timing的參數,但HSPICE則需要考慮一個個元件,每個元件都會有不同的影響,在不同的電壓下會有不同的反應  q3 w0 B+ \3 l# n$ `
所以,在結合Verilog-A與HSPICE的模擬時,Verilog-A的子電路要儘量視為理想化電路,同時,Verilog-A的子電路要儘量不在閉迴路裡( D& v3 ?4 j4 [8 R
因為,一旦Verilog-A的電路是在迴路裡的analog電路,那它所產生出來的timing,voltage與loading均不是實際,而這些差異在閉迴路電路模擬裡將會影響整個performance
) z, Y- e" s( E在用全HSPICE模擬與結合HSPICE和Verilog-A的模擬電路中,兩者就會有所差異,在閉迴路電路的模擬情況中會更為明顯
) X: Y: K7 ^: Z5 Y3 p1 M2 e在我們的作法裡,用全HSPICE的模擬會比用結合HSPICE和Verilog-A的模擬電路慢很多
3 @' H  ^5 F# ^, e: ?$ A, I$ i* S而我們在系統整合模擬上,通常是將analog circuit寫成模組化,然後再寫成Verilog-A語法作整個系統的模擬

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6#
 樓主| 發表於 2007-6-12 13:39:27 | 只看該作者
呵呵,非常感谢finster这么热心的讨论!; X- B* P' f! x  y" r
嗯,你的看法我完全同意,Verilog-A的最大用处就是在系统级的仿真!
7#
發表於 2007-6-14 16:38:26 | 只看該作者
可以問一下, spectre 是那一家的EDA tool, 新手上路多包涵^^
0 |: w1 k/ M! c0 e: W# i% m: Y個人想用Verilog-A來模擬類比的部份, 利用Verilog來設計數位電路,
6 _$ c' B0 l7 X- `; j$ X; H不知可以用什麼軟體來實現這種 co-sim呢?
8#
發表於 2007-6-21 22:13:46 | 只看該作者
我用过verilogA进行建模分析,使用verilogA只能进行 相域小信号分析,可以用来仿真滤波器的带宽 相位裕度 等。2 E& x% }, g' b" y/ n( D" D
kundert在candence的white paper中 介绍了使用pss+pnoise对PLL中的模块进行period steady state 分析后提取jitter参数,然后在利用verilogA对PLL中的模块进行仿真分析的方法,能够很快的仿真PLL的锁定过程,正在尝试中。
( H9 n3 q1 P, L# L另外还有一个问题 求教一下: 各位通常是使用 什么仿真器进行PLL性能测试的,如何测量jitter,仿真的jitter有多大呢?
- N5 q. S9 Z- }  x8 N
$ l9 L: n% ~4 h6 c0 A[ 本帖最後由 microuser 於 2007-6-21 10:17 PM 編輯 ]

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9#
 樓主| 發表於 2007-6-22 09:17:31 | 只看該作者

回復 #8 microuser 的帖子

Kundert 那篇文章里面用到两种方法对 PLL建模,一个是相位域模型,可以进行小信号AC仿真,得到相位裕度、带宽,噪声。 另外一个是时域模型,可以快速放真锁定过程,时域模型最大的优点是verilog-A模型可以和电路模块混合仿真,用任意一个模块替代其中的verilog-A模型,这样可以做到交叉验证;
10#
發表於 2007-6-22 18:02:31 | 只看該作者

回復 #9 macrohan 的帖子

楼上的回答很清晰,我的表达太混乱了!呵呵!
2 \+ a7 D) O8 u( I# x6 j& w敢问macrohan 是否使用这两种方法进行仿真啊?' P( l% [+ w0 F3 m1 m# T4 d$ @
在时域仿真中提取的jitter参数 都在什么数量级阿?
11#
發表於 2008-4-16 10:18:58 | 只看該作者

个人看法

matlab一般用作系统级仿真,比如系统结构与参数的设计与仿真9 c$ P* ~3 ]/ b
verilog-A主要用作行为级仿真,如果比较熟悉verilog-A,并且在建立verilog-A model过程中把其他非理想效应都考虑进去,仿真结果与hspice的结果不会有太大的差别,难题就是对这些非理想效应的建模。因为是行为级仿真,其速度当然很快,因此一般用作前期的系统验证,方案比较。$ R7 q4 S+ [9 V
cadence ic tool提供 verilog-a和verilog-ams的model writer,比如你输入opamp的gain、BW、SR等参数,它会自动生成符合条件的verilog-a或verilog-ams代码。
12#
發表於 2008-4-16 10:19:37 | 只看該作者

個人看法

matlab一般用作系統級仿真,比如系統結構與參數的設計與仿真# V# g% i0 n. P$ v* _
verilog-A主要用作行為級仿真,如果比較熟悉verilog-A,並且在建立verilog-A model過程中把其他非理想效應都考慮進去,仿真結果與hspice的結果不會有太大的差別,難題就是對這些非理想效應的建模。因為是行為級仿真,其速 度當然很快,因此一般用作前期的系統驗證,方案比較。+ k" D. k: q0 z* x3 L5 Z% F
cadence ic tool提供 verilog-a和verilog-ams的model writer,比如你輸入opamp的gain、BW、SR等參數,它會自動生成符合條件的verilog-a或verilog-ams代碼。
13#
發表於 2008-9-25 21:51:51 | 只看該作者
我自己用VERILOG建了一个LL的模型,仿真速度很快,几US就锁定了,不过感觉她挺方便的,还可以对sigima-delta调制原理建模。
14#
發表於 2008-11-25 11:00:08 | 只看該作者
讨论非常热烈哈,正在学习verilog-A,迷茫中!
15#
發表於 2008-12-2 15:23:15 | 只看該作者
我正在做PIPELINED ADC呢,导师说也要做SYSTERM LEVEL SIMULATION,正在学系呢
16#
發表於 2009-1-11 12:26:04 | 只看該作者
感謝前面幾位大大的經驗分享  f, A+ g. F, R: N

0 N' u$ P. V6 I9 O% r" H9 A* ^小弟學習中' e8 F9 V4 v' |* q+ Q1 l
3 W) w! w3 G8 g# G( J; e
17#
發表於 2010-7-13 23:13:38 | 只看該作者
回復 7# yuki
9 D9 E/ P6 _5 [7 B, ?  Ospectre是cadence出版的模擬軟體
18#
發表於 2010-7-13 23:20:48 | 只看該作者
好像討論verilog-A的人很少
19#
發表於 2010-9-9 16:32:03 | 只看該作者
verilogA跟matlab哪個好用阿?
20#
發表於 2012-4-20 14:23:47 | 只看該作者
verilogA對驗證端好像是個好重要的軟體 慢慢有點感覺了
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