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[問題求助] 现代的高压ESD

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1#
發表於 2007-5-30 22:24:52 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近要用到现代的高压ESD,有谁可以提供一些参考吗?
" y4 v8 {$ S# Q0 c9 ~+ c因为现代那边没有提供高压的ESD rule,自己画的时候不太敢随便画,,
& L" G+ b+ d3 H+ {/ Q希望有经验的前辈能给点建议,大致的rule可以建议一下吗?
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2#
發表於 2007-5-31 08:22:21 | 只看該作者
可以請問一下你所指的高壓ESD 是幾KV阿* `( K& ~# ^$ p0 e/ X! a
可以盡量寫清楚嗎...感謝
3#
 樓主| 發表於 2007-5-31 14:14:43 | 只看該作者

.........

我想先問一下阿,平常的工作電壓是20v,那對於ESD的畫法應該也會有差吧?
$ W/ m1 c* k# }' y: Y我的高壓是指芯片平時工作時的電壓是20v,而ESD的承載電壓,1 R0 x2 h' T' i  r  \
是HBM2KV,MM200v,! m4 d4 a( ?' O
如果能給我一個答復,我感激涕零,! |. ~& r8 ]/ j# Z
但是不好意思,沒有米米的回報,因爲我的已經是負的了

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sjhor + 2 沒關西!!歡迎發問!!

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4#
發表於 2007-6-1 08:56:07 | 只看該作者
其實用普通的 CMOS ESD protection 就可以唷!!( R! r  u# i* L8 @+ p
PMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
5 z) }# J% J- j; I9 d! x5 T再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!* `, K# [, Z' C6 i% E" c
不過  大部分的人 PMOS/NMOS 的 size >=300Um,  以3KV來設計比較好唷!!
5#
 樓主| 發表於 2007-6-1 13:57:40 | 只看該作者

感謝

呵呵,謝謝版主同志,. k' b* X1 @- Z0 C5 }9 f8 s
不過不同的工藝,我是怕ESD的rule待會不滿足,
0 f3 H* a. j, q8 U5 V6 Q比如説D端contact到gate poly的距離大致怎麽來決定,
( g: l/ ?# j3 @2 ^: V3 h$ g+ n- nD端或者S端到guard ring 的距離我又大致可以設為多少呢?2 e* R1 N% g- A- B5 m
雙層guard ring之間的pitch又是多少,然後guard ring的diff的寬度要多少呢?6 A( |1 i* v+ ?9 I( ?6 z
版主同志,麻煩你再告訴我一下哦
6#
發表於 2007-6-7 18:29:08 | 只看該作者

回復 #5 amanda_2008 的帖子

請您先告知大家,您要下的fab是哪家,什麼製程(process),這樣才好回答您。
, h" T  ^9 ?1 P1 X每家的參數數值都不太一樣。
$ U) o; o( F: L8 t- M) x6 W; J: I
如果您手邊有該家fab的design rule manual, 裡頭應該會有ESD design rule。
7#
發表於 2007-8-1 21:18:44 | 只看該作者
一般代工廠都有ESD rules,只要照話就好了,或是請帶工廠提供也可以。4 h# Q% M& U$ b5 R/ F' Q

+ u- {1 D& q; K& m5 K2 [  Xsource contact 照rules話就可以了,drain contact 一般約為source contact 3-5倍不等。( {$ H, _! k8 `  }8 y* l9 h( X) v

0 G7 P9 D5 _% B/ K9 J2 E" Jpick up 與guard ring之diffusion約為4um,pitch 一般10-20 um 不等,以上為一般之經驗,詳細需參考foundary之 design ; q% P1 n9 ?7 n' w4 ~
guide。
8#
 樓主| 發表於 2007-8-22 21:52:22 | 只看該作者

谢谢

谢谢大家的热心答复
4 z6 u0 G3 N! L6 w, e1 {嗬嗬,我在题目里有标说是现代的哦,- z1 l9 g$ E0 b5 |
其实有时候代工厂可能没有你现在要用工艺的esd rule,. R& \7 P' _2 p, V3 g* e9 p
所以这个时候就只能凭经验来画了
9#
發表於 2007-12-11 19:54:31 | 只看該作者
多謝!! B* I4 q- z  u5 {% C' Y4 |5 R
謝謝版主了,又了解了新知識了呢!% `$ ~' H( S7 [- d2 e  f" M
扫扫盲,呵呵。
10#
發表於 2008-10-23 09:35:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表 8 ]! @0 ~; x6 O0 W
其實用普通的 CMOS ESD protection 就可以唷!!" b: {0 f! k1 I3 [7 j! f* N3 a% Z
PMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
2 o) O! B7 j2 T4 F再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!
6 G, I- P0 Y/ }. E  e不過  大部分的人 PM ...

( i; O' r1 Y; y; O+ y3 `1 T( o2 ^( f; {" p5 B. u( Y3 Y4 R
"10V/per 1um width "有疑义,因为比如W=300um,L=0.5um与L=0.35um应该有很大差别吧!
11#
發表於 2008-10-23 12:23:46 | 只看該作者
如果是高壓的FDMOS,難度更高!因為這種device天生不利ESD.
12#
發表於 2009-8-5 19:50:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表
& m5 R7 Y2 I8 P0 Y' f- j8 `10V/per 1um width
2 w$ E+ H! u7 X6 S( j

0 `# {8 _: k# i0 a. Y& z$ Z3 \这个值是怎么来的呢?
13#
發表於 2011-7-19 12:30:31 | 只看該作者
L為最小的通道長度,一般而言,通道長度愈小,靜電放電防護電晶體的耐受度愈小。增大通道長度可使靜電放電耐受度提高。但是必須同時增大防護電晶體的寬度。如此一來便會使佈局面積增大而使成本增加。
14#
發表於 2012-7-12 12:16:35 | 只看該作者
学习学习!!!!!!!
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