PLL 抗电源抖动

mychiprd

在设计一个500MHz输出的PLL，已经完成schematic设计，电路仿真在三种corner下jitter在1ps以内。但是一考虑到封装寄生电感（考虑8nH），jitter就在30多ps。
$ _) i* K$ m% m我的VCO时差分的，请问我应该如何入手优化各个模块来抑制电源抖动的影响呢？ 或请推荐点paper，谢谢各位大大！

finster

VCO的delay cell建議採用symmetric load delay stage電路,同時, D2S也採用全匹配的differential電路
除此之外,在layout上,PLL的power supply將VCO, D2S, Charge Pump and bias circuit採用一個supply voltage,其餘PFD, DIV等digital circuit採用另外一組supply voltage,並在各自的power supply上加上大量的de-couple capacitor,讓類比和數位的power noise能夠個自獨立且不會互相干擾影響,同時,power bus的寬度也需注意
總之,Layout需花心思去plan且留意