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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › CPLD 設計非同步除6電路問題(max plus 2)
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[問題求助] CPLD 設計非同步除6電路問題(max plus 2)

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eulor
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1#
發表於 2009-7-8 02:12:14 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
為何我看模擬訊息時 到第六狀態時候出錯請板友指導為例會這樣...我確定電路是沒問題這是課本例子. d7 {' \6 ]) L' ?7 B! r4 m

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addn
2#
發表於 2009-7-8 12:04:48 | 只看該作者
您好2 c+ O! N6 J4 w7 P
試試在nand gate 後加上幾個LC CELL或LE CELL' f' F% ]1 i$ O. W, k# [
用來延遲增加RESET訊號的寬度, i  I* G  a4 I* f

# e; w) F0 a9 N6 w2 D- l  q基本上建議用同步方式來做RESET,除非能保證8 q9 Z6 }; e6 G6 @
非同步RESET訊號能夠維持夠長的時間
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eulor
3#
 樓主| 發表於 2009-7-8 16:32:08 | 只看該作者
副版主意思是盡量不要用非同步方式設計計數器嗎
+ S2 \% ~+ |- J/ t8 |# \還有什麼是LC  cell  LEcell?
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addn
4#
發表於 2009-7-8 18:02:03 | 只看該作者
您好) e3 L0 c- f' ~! ^8 f2 b
可以在max plus 2叫出LC CELL,LE CELL,
! X, c& B- @! h6 ~1 s1 {叫出的方法就像叫出NAND GATE方式一樣,
# Z; U5 G' Q6 l3 t這元件功能可作一些微小DELAY
2 |2 i  \( K0 ~! `6 p# f- N& P/ [( f: J5 U" g9 \
在CPLD FPGA設計時,建議都用同步電路,少用非同步
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eulor
5#
 樓主| 發表於 2009-7-8 23:48:55 | 只看該作者
很感謝你指導,電路加上LC cell 後模擬結果就正確了....thanks
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shintom
6#
發表於 2009-7-13 14:26:43 | 只看該作者
又學到一個技巧了
& |2 g) s8 G  M6 Q% O不過會有這樣的結果 是不是跟時間延遲有關$ S  Q- ^; H7 m% p3 S
經過一個正反器 就會有time delay
& J0 L/ H; n; ^, r# A除非使用function simulation而不是time simulation
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keyway
7#
發表於 2010-8-15 08:25:22 | 只看該作者
很感謝你指導,又學到一個技巧了+ M+ H. E7 ^* R! q4 `# ~
RESET訊號能夠維持夠長的時間
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