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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › CPLD 設計非同步除6電路問題(max plus 2)
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[問題求助] CPLD 設計非同步除6電路問題(max plus 2)

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eulor
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1#
發表於 2009-7-8 02:12:14 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
為何我看模擬訊息時 到第六狀態時候出錯請板友指導為例會這樣...我確定電路是沒問題這是課本例子& J- m, T$ D! b. E' M% b8 ?

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addn
2#
發表於 2009-7-8 12:04:48 | 只看該作者
您好9 Z+ s+ U: [$ d/ \9 R
試試在nand gate 後加上幾個LC CELL或LE CELL
: i" Q8 @: R4 {( [- G1 O: t用來延遲增加RESET訊號的寬度& O( a  H6 `+ G$ H/ q6 `

1 |/ Q0 M6 W& g  E9 o  q- r) x4 F基本上建議用同步方式來做RESET,除非能保證' ~- \- f; i& b" j( z' C! ?' l
非同步RESET訊號能夠維持夠長的時間
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eulor
3#
 樓主| 發表於 2009-7-8 16:32:08 | 只看該作者
副版主意思是盡量不要用非同步方式設計計數器嗎7 R3 q/ _( o  L
還有什麼是LC  cell  LEcell?
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addn
4#
發表於 2009-7-8 18:02:03 | 只看該作者
您好
! M  A6 N+ j5 B可以在max plus 2叫出LC CELL,LE CELL,, K3 r! y3 v' t
叫出的方法就像叫出NAND GATE方式一樣,% j& k3 {4 q2 X# R! M7 p
這元件功能可作一些微小DELAY/ F$ M$ l: p$ a% b
; |) H" x8 S. r1 a( |
在CPLD FPGA設計時,建議都用同步電路,少用非同步
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eulor
5#
 樓主| 發表於 2009-7-8 23:48:55 | 只看該作者
很感謝你指導,電路加上LC cell 後模擬結果就正確了....thanks
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shintom
6#
發表於 2009-7-13 14:26:43 | 只看該作者
又學到一個技巧了
( h2 A6 J* h& z' w不過會有這樣的結果 是不是跟時間延遲有關
* `) P, ?, H  O! o  x經過一個正反器 就會有time delay
* J% j( d; e" z: X  J' N除非使用function simulation而不是time simulation
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keyway
7#
發表於 2010-8-15 08:25:22 | 只看該作者
很感謝你指導,又學到一個技巧了
. F, R. [0 Y+ aRESET訊號能夠維持夠長的時間
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