post-sim 的時間

jsp0520

各為板上的RD好

小弟是研究所的學生  主要是做low power low voltage
2 G, V# d7 L' w1 W的DSM電路  現在正在粹 post sim
4 f: J8 s. a* c5 T$ H, e0 `
3 M! B7 L( A# P" W. @想請教幾個問題
1. presim corner 會過但postsim不會過是怎麼回事呢?
( ^- @/ @+ f+ ?# K2. 粹postsim的時間都很長(FFT)  請問這段時間該做些甚麼呢?
3. 如何從postsim的 .netlist檔去估計寄生的線電阻及線電容?

bernie820

感覺你是第一次做佈局
# p4 V3 X6 k& N; \) K5 C
3 `8 ]" |; E1 a( W# W' Y- }, hpresim並沒有粹取到寄生電容電阻，可以說僅單純的訊號流通
7 f" j& I% c2 c$ @- [; E
prosim是已經把你佈局的方式取出你的寄生電容電阻，所以會造成delay等問題

- f6 Z8 D9 t+ y; J! Z" ~然而下線又是一回事喔!必竟上面那兩種都還只是"模擬"
6 U  [* M$ `7 k, l4 C6 o3 o
奇景佈局副理說過一句話，再怎樣精確的模擬都還只是模擬，實際完成後會發生什麼事是沒有人可以預測的!

jsp0520

回復 2# bernie820

# m! b) \2 F6 B# j" D
    感謝前輩的回覆
小弟的確是第一次做大電路的布局及模擬
因為速度很慢(FB=100Hz) 自以為這樣的低速在layout時可以不用考露太多
想請問前輩  在debug時是要把每一點都抓出來看嗎
6 G" n" D# d# P, [+ a0 K7 }我有點混亂了
& Z4 H: G+ Z' v( R( u; }0 l% @請前輩指教

steady

postsim的netlist里面都含有寄生的線電阻及線電容

smilodon

这个要看你自己的电路对什么更关心了，基本上在做RCX extract时可以对R C做一个限定，对小于某些值的RC 不做提取即可，这样子可以使netlist规模小一些。另外，不是在Low Frequecy下寄生效应就可以忽略了，以OPAMP为例，lyout可能会造成differential pair的matching变差，会造成输出offset的增大。