MIX language simulation時如何dump VHDL的信號

jerryyao

HI,
+ m: R1 u3 `# j2 k' V: r  我用modelsim跑verilog和VHDL混合語言的模擬並產生FSDB來看波形，其中verilog module有呼叫VHDL module，
8 D6 H, V! Z8 h5 _我可以看到verilog module�的所有信號，但VHDL module卻看不到任何一個信號，請問modelsim要如何設定才可以同時dump verilog and VHDL module的信號到FSDB。
; N8 m# A; z- B1 i謝謝

tommywgt

好久沒跑工作站了...
我也是寫VHDL
TB是用Verilog寫的
4 [  v2 U5 t2 t# }' i但是...可以看到波形啊...我是dump成FSDB再用nWAVE去看的
) U+ |, U& G! D6 r: [/ j
+ E  d6 X7 S( ~& W3 A; p& A啊...對了...simulator不是modelsim...
' E* n- j: h! M% }# l我在modelsim中倒是沒dump過資料, 都是直接看...

jerryyao

謝謝您的回答，其實我已經解決了，debussy的工具有範例如何解決我的問題，其重點應該是要compile debussy提供的novas.vhd和novas_vlog.v，然後在vsim命令時要加novas選項，如vsim -t 1ps test novas -c -do do.do 。
只是這是針對modelsim，其他的simulator還要研究研究。