請問好心大大有關layout問題

gkny

想請問一下哪位大大可以幫解決問題
* ?# \1 C  \4 ]1 S. K我個別layout Symbol的DRC與LVS都過了
! f- q& b2 s8 I$ t但許多Symbol連接起來時,卻會出現某個Symbol的輸入與輸出錯誤
可是回去檢查單一個都沒錯
PS:vdd與gnd都有共同接同各點
  z% b  c. N" Q
( f% U3 b; d' O5 N
6 t; `- T2 D, _. T0 m& M7 Q敢下線中>M<有哪位好心大大能解決

toxic

如果線確定都拉對...
$ p, X6 ~8 {8 ^, Mport name也都打了，且也打在對的位置....
那....
  u* o0 b3 }+ |請確認RD給的netlist是不是正確了....[雙手一攤..]

jacky_123

Please check Calibre's  option command.Maybe

jkchien

回復 1# gkny
+ _- d1 W  I) L' l* H$ H2 G, N
, q3 ?, B2 E+ s- n  N) G2 E. S# b
    只要個別元件cell (layout 不稱symbol )的驗證確認cell I/O pin name無誤，卻在應用電路block cell時發生輸出入腳位錯誤
2 h- P" o5 Z0 u6 ^6 [: f有可能是因為command file裡面的text layer number衝突，必須要設定text primary only(意思是指認定最上層之text)
# ~, ^9 j) D$ G5 |7 b' b
laout level  ： block→cell
) r( ^9 p3 R. Z# ]+ ^block的text和cell的text是用同一層text時：必須要設定text primary only
block的text和cell的text是用不同層text時：必須要設定主要text layer
* k9 n# Q/ {3 A; D. t" y! ^
參考自簡氏國際設計有限公司-----積體電路佈局實務經驗書 LVS除錯篇 簡榮貴著作

ivor999

這種問題比較常見的是 netlist 裡面block間相對應的 pin 順序不對.