請教幾個關於SDM的問題

markcheng

最近在涉略SDM,也看了許多版上的討論
9 V: ^' V4 x1 x$ H發現這還真是熱門的話題
  [8 O* z" x! Y  b+ c5 ], C在這有個問題
希望各位不吝賜教
1.就是假設我電路操作電壓是正電源vdd , 我1-bit dac出來的vref電壓我覺得應該是0 跟vdd , 但我看過一些資料,他們的vref會是大約2/3*vdd跟1/3*vdd ,  為什麼? , 這樣有什麼好處嗎
% k/ ]% \4 C% p8 ~# l2.我在估算SNR時 , 都是把DFT後的值 , [ 輸入信號的積分 / NOISE信號的積分 ] 再取db , 再根據理論公式來換算大約是幾bit , 最後再跑tran , 將輸入換成dc值來驗證有沒有到達想要的bit數 , 想請問這樣的方式有沒有瑕疵 , 有沒有少考慮到什麼
! t% [% Q7 u8 C6 f: D0 I  x" r* H3 A3. 因為我是跑spectre , 裡面有ㄧ階SDM 的behavior modle , 我跑的條件是fin=1k , fsample=4096k, OSR是2048 , 我tran跑了4m sec , 之後做dft  ,頻譜圖很正常 , noise shaping也有出來  , 但是我把behaior modle換成自己兜的電路, 上述模擬條件ㄧ模ㄧ樣, 我只改變了開關跟比較器(用real電路) , op還是用ideal的 , 跑出來的頻譜圖 ,在低頻小於500hz會往上翹 , 請問是什麼原因 , 想說是不是op的offset造成低頻的noise , 不過我op是用ideal的 ,應該不會有offset這個問題 ,
/ m; \+ @6 t; u, t/ {2 [2 j" u
以上幾個問題,想請教大家,感謝各位的指導

kuohsi

問題一：
/ R# u! `( A4 q9 _實際電路的Vref會以OPA的Output swing作考量，
. a$ l7 i( T9 |- F  Z想一想哪一個OPA的OUTPUT swing可以0~~VDD?沒有
所以1/3*VDD~~2/3*VDD的Vref是比較正常的，
可是怎麼有些論文是0~~VDD呢?
因為比較方便實作，但是，回授係數可能會再調小一些!
: H& c1 x" p: Z, [只是論文都不會告訴你!!

hyseresis

問題三:
有可能是開關造成的noise,因為開關的noise大部分都是低頻的