請問以synposys的design compiler跑合成,timing出現violated一般要如何調整

johngaliano

如題,可以請各位先進教教解決的方法吧~~~能以實例說明更好,感激不盡

masonchung

先把你的 violated 貼上來吧
# L5 a8 g5 e4 {) ?' }9 e還有 timing constrains.

phoenixfeng

check the critical path, if pipeline can be used , adding pipeline
$ g, ^7 C2 m9 N+ Y+ u0 Lelse optimazing the maximium logic
5 y& e5 z/ `# X3 b9 b+ _& J# U

tommywgt

還是要從RTL level design下手吧!

stanlly9

消極一點就是加大clock period囉
4 p. Z7 |3 Z  Q/ k; Z- E# Z7 |或者 修改一些其他比較難以達成的 timing constraint
eg. input delay 或者 latency 或者 transition之類的
積極一點就是修改Coding style
明確釐清comb seq的界線
或者把電路切multi-cycle 或者 pipeline來做

最後....其實這個問題沒有固定答案 因為多半都是case by case的...