請問如何驗證電路？

ray1

請問如何驗證目前寫的verilog電路是正確的呢？謝謝大大

yhchang

你要自己寫個testbench
& @& M; M" p- l! r' k然後設計input pattern 把整個truth table都列出來
再丟到 verilog compiler去跑
得到 .fsdb之後 再拿到 Debussy或是其他Waveform Viewer去看  你的輸出是否都正確

ikki

如果覺得軟體模擬有點慢, 可以試試用FPGA驗證電路.
有個工具可以方便達到FPGA驗證電路.
& V! q# r) o* X5 G- X* W將HDL Code用Xilinx ISE 或 Altera Quartus 合成電路後,
/ H4 S" _# q0 ]7 T9 o* Nprogramm到此工具的FPGA board, 再用提供的軟體將波形訊號送到電路Input,
% r. F! D- G) X, H5 H1 M將電路執行出來的Output顯示在波形上, 可以方便檢視電路的正確性.

& |% y' k8 \4 q- `: m7 @新的功能是, 可以將HDL code裡面的訊號再抓出來觀察.

FPGA驗證平台

eric7722

這些需要額外的儀器設備來驗證嗎?
0 W9 r2 f* @1 p6 y# S: ]* X7 A
還是只靠軟體就可以了??

ikki

使用FPGA驗證就必須搭配FPGA板...
. X' F& P6 \! x3 I+ _1 Z& d上面提到的FPGA驗證平台就是一套軟硬體搭配使用的平台.
1 Y* I) n5 |! y. M% {, d使用者不需要自己去接LA, 或是自己搞Driver與電腦連接...
( B, g$ K) j9 N+ b. j" {9 O, v可以方便的由軟體觀察FPGA輸出訊號...

ray1

可以只用軟體模擬，而不用看波形，就正確的驗證出來的方法嗎？

masonchung

有這種想法的,趁早轉去寫程式比較好
設計電路不看波形真是天大的笑話
: Y7 i# u$ a# N9 n7 C再怎樣的自動比對資料
遇到Bug,你還是得看波形...

[ 本帖最後由 masonchung 於 2008-1-18 10:17 PM 編輯 ]

ray1

請問那要怎麼自動比對資料壓？有這麼神奇的方法喔？

masonchung

自動比對資料, 就是RTL 和 C 的結果來比較, 這個 verilog的 test bench就可以做到,不過效果有限且成效不彰.
& h6 _# W7 v" y, |- k; S此外 vera 是很強大的驗證軟體 ,建議可用 vera 搭配 vcs 做 chip-level 的驗證模擬.