PLL output Clock的duty cycle

monkeybad

一直有一個疑問
1 G; u* y# U# g1 Q就是有關PLL output Clock的duty cycle通常會要求50-50
最簡單的做法就是把PLLClock震到兩倍output clock的頻率 在經過除頻器來得到50-50
可是我覺得這樣好像很浪費功率
) B3 O; J8 h8 ]尤其是當Output Clock很高的時候
- ]1 O' H; D. U9 r0 X* f那請問一般的作法都是怎樣來達到duty-cycle為50-50呢?
是加入一種Duty-Cycle Corrector的電路還是用除頻的方法勒?

evantung

Duty-Cycle Corrector or divider 我想應該都可以吧!
+ [0 d6 O8 A0 u! k) K看你是for 什麼需求...
1 i- {. _. N  p& c  @0 m- K9 [3 W9 Y如果是做RF的tx(如果是用low if的架構)當然就有很多人會使用divider...
4 ~2 D/ l: `  Q8 G$ e如果是用在high speed serial link我想就用Duty-Cycle Corrector就可以了...

monkeybad

請問一下可以在解釋一下原因
為什麼在RF都用divider
然而high speed serial link就用duty cycle corrector?

finster

我之前作過high speed serial link,所以,就以我個人的經驗來說
因為high speed serial link都是用邏輯製程,本身的gate delay有其限制,如0.18um的VCO大概只能到1.5GHz幾乎己是極限,而0.13um我印象中可到2G ~ 2.5GHz左右(實際極限值己記不太得了)
而high speed serial link的第一代是1.25GHz的傳輸速度,第二代為2.5GHz,第三代為3.125GHz
本身VCO並無法達到那麼高的振盪頻率,故而採用0.18um或者0.13um邏輯製程來實現high speed serial link時,VCO都是採用multi-phase VCO
4 C7 `8 U. U0 u% b* Y. ?; ?2 d/ ?雖然可以使用比較低頻的clock,但其頻率仍然高達500 ~ 600MHz左右
故而如果high speed serial link是採用divider的話,那VCO的頻率就要高達數GHz,如此一來,VCO電路就變得不好控制,再者,VCO電路就會很容易受到寄生效應與noise影響,故而採用duty cycle corrector的話,VCO電路本身不用高達數GHz,在控制上也比較容易達到些
' e: Q3 T! N$ Y) n. T不過,duty cycle corrector電路所消耗的current遠比divider來的大很多,而這是它的缺點

0 ?. F) ~) u4 c6 M  ^' G) n" g( b我沒作過RF,所以不知道它們的作法為何
% Q5 S& \' ~/ y) _: m不過,在我們本身的認知裡,邏輯製程雖然可以振盪出數GHz的頻率,不過,工作在那麼高的頻率裡,再加上工作電壓只有1.8V或者1.2v(以0.18um製程和0.13um製程來說),接著再扣掉PMOS和NMOS的Vt電壓限制,其實真正能夠操作的VCO電壓真的並不多,所以,製程愈先進,其實VCO電路是愈難設計的

monkeybad

恩恩
所以假如PLL用在一般消費性的IC當Clock 頻率大概200MHz左右 那不管用什麼方法應該都沒什麼差別吧
; F  m8 R+ i" v6 I$ I/ A但是當PLL要用在像 high speed serial link這種高速的頻率時
8 x6 [/ a. ?' x4 ]( b+ ]9 K. K就沒有辦法用divider來實現 因為VCO沒辦法震那麼高頻
* ]1 C" V; H$ {# J. e% {2 C
1 D9 E- F$ y; J至於功耗部分 為什麼duty cycle corrector會比較耗電勒? divider不是要把VCO頻率震到兩倍以上
不是也會耗很多電嗎? 能否在解釋一下
- f2 B' i, V9 K( Q- X例如假設現在要得到一個600MHz的Clock 兩種方法製程都能做到
那選哪一種會比較好呢?
% D6 f; q7 I9 V1 O( @4 F   
就我所知 duty cycle corrector電路有分類比跟數位的
5 t, ]! W% v8 I$ i! \5 N網路上之前我有找到一篇paper在講duty cycle correction 全部用數位電路做的 1.8V 1GHz 耗電量約8.3mW
不知道這樣會不會比較省電?

4 y% o; F' {1 b  ]: M[ 本帖最後由 jiming 於 2007-8-17 08:32 AM 編輯 ]

finster

首先,就以電路架構來說
, v0 d' E+ a( S. \: b1 _divider基本上是由D-FF所組合出來的,故而可以把它視為數位邏輯電路,而數位邏輯電路最耗電的只在1-->0和0-->1的暫態,其餘狀態是不耗電的,同時,數位邏輯的gate delay通常是小於ns,亦即速度絕大部份都可工作在1GHz,故而,divider是很省電的
. j6 @' r  W4 u. ~  i+ M, L再來,duty cycle corrector通常都是使用differential comparator circuit,因為high speed serial link很重視jitter以及phase和phase之間的間時間距,這是因為在官方的白皮書中有明確定義規格,故而為了抗noise以及儘可能維持phase到phase之間的時間間距,故而一般大都採用differential comparator circuit,而為了讓differential comparator circuit能夠工作在600MHz,其本身的gain與bandwidth就要相當大,如此一來所消耗的電流就會非常大,幾乎等同於一級的VCO電流
也因為如此,所以duty cycle corrector本身所消耗的電流會遠比divider來的大很多,這是兩者本身架構上的差別所帶出來的源由

- ~: |% i3 }5 |* U5 o8 [再來,duty cycle corrector也有用數位邏輯來實現的電路
2 O; c; ^1 @( W- [. {5 A+ L4 r) t只不過,就如同我前面所言,在官方的白皮書中有明確定義high speed serial link的clock的jitter要在多少範圍之內,同時在chip量測上這是很重要的必量項目之一,它們用eye diagram來作為量測jitter的標準,所以,本身VCO電路就要具備有抗noise的特性,故而絕大部份應用在high speed serial link的PLL的VCO電路都是採用differential架構,同時,為了達到近似50%的duty cycle,也會使用duty cycle corrector,但為了怕duty cycle corrector也受到noise影響,所以連帶的duty cycle corrector也是採用differential comparator circuit來實現,同時在layout佈局與連線都要極度地考量matching與連線上的相互對稱
& w$ x) |9 I; \& \要說的是,duty cycle corrector也可以用數位電路來實現,但要考量電路對於抗noise的效果好不好,能不能夠搭配VCO電路
$ q0 u0 {$ z# V4 H- O通常,我們的經驗是VCO電路和duty cycle corrector兩者的differential comparator都是採用同一個架構,只是size會有所不同,其主因乃在讓信號都能夠看到近似相同的架構,如此一來其jitter與製程變化和溫度影響都會是儘量相同的變化,畢竟,在操作600MHz的電路下,任何一個地方有不一樣的變化就會產生難以估計的後果,而這也是為什麼high speed serial link很難作的原因之一

evantung

為什麼RF要用divider呢? 原因主要是為了, PA和VCO之間的同頻干擾
造成injection pulling or locking的問題.
而在divider會使用cml mode的高速divider, 一樣是differential的架構,
. p: ~5 \& Z+ I可以操作非常高速, 相同的它的noise也很低, 但非常耗電
  c3 Q! E8 B" [一般RF VCO的noise要求會遠比 high speed serial link的 ring oscillator還要低非常多..
  r% }& v" y3 Q2 B2 d所以通常都是使用LC tank的VCO, 在0.35um可以操作在<3GHz.
' c) k/ `$ _1 J% x$ @3 M" _另外, high speed serial link就如同finster之前所言, VCO是可以用比較低的頻率來實現...
) W  A! N9 z; F/ Y3 A1 p6 u$ m/ O4 e但, 也是可以用全速來操作, 至少我就是這麼做的.

yoyo20701

小弟~~蠻需要這方面的知識~~多謝大大的分享喔~~~~~~謝

semico_ljj

PLL才接触，谢谢前辈指导，有机会讨论！

maskelva

謝謝各位大大分享經驗喔~
@@~~最近剛接觸PLL~

hisanick

劉深淵老師的書有寫
9 S$ A6 g* X# y- u7 Z; P- u4 }2 s
當你將頻率上拉 再除以二將會消耗較大功率 ，並且原建會操作再較高頻。

你可以上 ieee 去搜尋 duty cycle or  cycle correction
; \5 ?. h5 L: e( L5 c$ b$ F3 ~: l) ^/ U. t
你會查到很多工作校正器

- o; M3 r# O% Q, @0 m( Z比如說對 rf vco 去做 duty 50 的電路

或是對於數位訊號處理的 方法
0 \7 A. m2 @) Y# T' x" e( @& y
0 j0 W& o9 G- Z' \我只知道 無回授式的 不需要而外的時間來使校正迴路穩定 會比較好一些

kevin20833

最近剛接觸PLL.很需要這方面的知識.謝謝前輩指導!!!

kevin20833

最近剛接觸PLL.很需要這方面的知識.謝謝前輩指導!!!

tangfq09

多謝分享經驗，多謝。

anita66

我想,RF電路會用到CML divider是因為在那麼高頻工作下,只有靠電流變化才能順利實現除頻的結果,至於也是消耗大電流,也是不得已的,因為在能不能實現及面積的壓力下,cml只是最好的選擇罷了,3Q~

mostlove0203

很想回答你的问题，但是我的电路知识不够！

circuitman5566

thanks you so much! thanks you so much! thanks you so much!