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[問題求助] 现代的高压ESD

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1#
發表於 2007-5-30 22:24:52 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近要用到现代的高压ESD,有谁可以提供一些参考吗?
) Q+ _7 [* p  @因为现代那边没有提供高压的ESD rule,自己画的时候不太敢随便画,,* a. u( a, u& O* D2 ^: Z5 A9 {
希望有经验的前辈能给点建议,大致的rule可以建议一下吗?
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2#
發表於 2007-5-31 08:22:21 | 只看該作者
可以請問一下你所指的高壓ESD 是幾KV阿& T: e6 m' U/ B9 u+ ~
可以盡量寫清楚嗎...感謝
3#
 樓主| 發表於 2007-5-31 14:14:43 | 只看該作者

.........

我想先問一下阿,平常的工作電壓是20v,那對於ESD的畫法應該也會有差吧?
9 }3 K+ n* E3 l5 `5 B我的高壓是指芯片平時工作時的電壓是20v,而ESD的承載電壓,
( t8 |+ X7 u9 @是HBM2KV,MM200v,* _0 o' H  Y1 ~0 k! f6 T
如果能給我一個答復,我感激涕零,; O: O  Z% ^8 Y5 n* ?
但是不好意思,沒有米米的回報,因爲我的已經是負的了

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sjhor + 2 沒關西!!歡迎發問!!

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4#
發表於 2007-6-1 08:56:07 | 只看該作者
其實用普通的 CMOS ESD protection 就可以唷!!, z6 D4 s+ L1 F: M: P3 V
PMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
+ t3 Z& t* V8 Z! o1 p0 u再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!6 B5 I# \6 o1 ~  _+ K1 |1 b2 r
不過  大部分的人 PMOS/NMOS 的 size >=300Um,  以3KV來設計比較好唷!!
5#
 樓主| 發表於 2007-6-1 13:57:40 | 只看該作者

感謝

呵呵,謝謝版主同志,- v' [5 a, H/ w+ E$ {* s2 J( `- S
不過不同的工藝,我是怕ESD的rule待會不滿足,) F) @9 k0 ^8 G
比如説D端contact到gate poly的距離大致怎麽來決定,8 N" h# k4 P: U: ?0 E7 S
D端或者S端到guard ring 的距離我又大致可以設為多少呢?
8 [; ^5 E$ t. G3 D$ H% l/ i" i雙層guard ring之間的pitch又是多少,然後guard ring的diff的寬度要多少呢?
( d0 ^2 T4 i8 M% \版主同志,麻煩你再告訴我一下哦
6#
發表於 2007-6-7 18:29:08 | 只看該作者

回復 #5 amanda_2008 的帖子

請您先告知大家,您要下的fab是哪家,什麼製程(process),這樣才好回答您。
. }4 w5 r- z! w# X3 g, U5 M# J' W每家的參數數值都不太一樣。# j7 _! M" _1 T$ n& F

6 E) V$ y- J/ ?' r- F& x1 G# ~& ~如果您手邊有該家fab的design rule manual, 裡頭應該會有ESD design rule。
7#
發表於 2007-8-1 21:18:44 | 只看該作者
一般代工廠都有ESD rules,只要照話就好了,或是請帶工廠提供也可以。$ o" n9 ?! Z# }+ Y% S8 P

* ~, H. h6 K& u* T6 }$ t9 ~source contact 照rules話就可以了,drain contact 一般約為source contact 3-5倍不等。
) w0 T+ u& Q  `$ W( I, O
+ S3 S+ {. Z+ _$ ^- N) Vpick up 與guard ring之diffusion約為4um,pitch 一般10-20 um 不等,以上為一般之經驗,詳細需參考foundary之 design
4 e. M1 g0 }3 bguide。
8#
 樓主| 發表於 2007-8-22 21:52:22 | 只看該作者

谢谢

谢谢大家的热心答复. G2 T% X3 N9 a! i
嗬嗬,我在题目里有标说是现代的哦,
% Y6 n5 @6 A% q7 Z其实有时候代工厂可能没有你现在要用工艺的esd rule,2 Q4 a" K' o7 G  l9 ^$ T/ B# v8 j
所以这个时候就只能凭经验来画了
9#
發表於 2007-12-11 19:54:31 | 只看該作者
多謝!
, e+ O  L# x! T/ `: {謝謝版主了,又了解了新知識了呢!
: o4 j, Z! q. {( }4 r! T, X扫扫盲,呵呵。
10#
發表於 2008-10-23 09:35:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表 2 p1 i) Y8 b. s
其實用普通的 CMOS ESD protection 就可以唷!!# A5 g( h0 b7 R- j' _0 R
PMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
0 V% P3 m1 }6 w再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!
+ _; i% B' j0 K$ T3 j' ^- z不過  大部分的人 PM ...

9 P  K0 I, c. L; M8 Y1 S; u- ?1 P( {  v0 K& m- r' n. a) U+ l2 U
"10V/per 1um width "有疑义,因为比如W=300um,L=0.5um与L=0.35um应该有很大差别吧!
11#
發表於 2008-10-23 12:23:46 | 只看該作者
如果是高壓的FDMOS,難度更高!因為這種device天生不利ESD.
12#
發表於 2009-8-5 19:50:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表 / W, k% E8 w9 i  H5 I9 @9 \$ x( U
10V/per 1um width

: K- Z+ ?5 Y# A" M) W1 C0 q) h' w) F$ F
这个值是怎么来的呢?
13#
發表於 2011-7-19 12:30:31 | 只看該作者
L為最小的通道長度,一般而言,通道長度愈小,靜電放電防護電晶體的耐受度愈小。增大通道長度可使靜電放電耐受度提高。但是必須同時增大防護電晶體的寬度。如此一來便會使佈局面積增大而使成本增加。
14#
發表於 2012-7-12 12:16:35 | 只看該作者
学习学习!!!!!!!
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