在Layout時最花時間的工作是....

merry.fan · 發表於 2009-10-30 13:01:20

我也覺得 floor plan ,整合 Chip Integration最麻煩~

腳踏 · 發表於 2010-5-6 17:53:46

排列 Placement
溝通 communication

這二點很重要
其他的還好啦都是花時間

abc0123 · 發表於 2010-5-6 23:15:53

有了以上前輩的經驗讓小弟我更清楚這行的工作在做什麼了

killerwind10 · 發表於 2010-6-20 16:18:49

感覺上建構小元件都還好
但是當設計成大電路
可真是令人頭痛~

alex6551 · 發表於 2010-10-20 18:21:59

所有的東西只要當初架構好，後面要做的會容易多，layout花的時間原本就跟電路多寡成正比，但是最浪費時間的往往就是Re layout，尤其是layout到最小面積的時候，被告知說要修改電路或是增減東西時，往往都比原來要花上兩倍時間以上。

qoo1625 · 發表於 2011-10-1 18:05:53

我是學生而已，都做很小很小的電路=_=，目前畫的圖都不太需要管其他東西，通常就只要盡全力把面積縮到最小就好，所以我覺得排列比較麻煩...

lypei-mr1987 · 發表於 2012-3-13 17:45:12

我是剛入行的新手，還不太了解這些具體的東西

bowbow99 · 發表於 2012-4-5 18:29:10

要思考如何擺放才能節省面積!

liu.leon · 發表於 2012-4-13 16:58:18

回復 3# keeperv

說到layout心理的話~~~尤其最後一項, re-layout 一次還好,有些RD 改了又改, 從A版改到K版了~~老闆還是讓他tapeout

liu.leon · 發表於 2012-4-17 13:37:54

回復 7# jauylmz

+1

bizer178 · 發表於 2015-2-26 13:20:46

PLACMENT
如果不是笨蛋工程師在設計電路圖,PLACMENT一定是花時間最多的
如果是的話
Relayout一定是最多時間的

CSPS60408 · 發表於 2015-4-7 21:16:45

每次元件都讓我想很久要怎麼畫阿...大家用的ˊ都不一樣

engineer · 發表於 2015-4-9 05:59:23

有些人認為好的 design 可以彌補 layout 上的失誤，可是有很多 design 模擬 ok 的電路，最後卻以失敗或良率不佳告終，這是怎麼回事？

h22823245 · 發表於 2015-7-14 21:49:52

DESIGN CHAGE 眞的是最大噩夢

alan0520 · 發表於 2015-8-5 10:56:43

The wholechip floorplan is very important before you start the layout.
Then the position of output pin are fixed for each sub block,and the line drawing will be smooth.
Finally,the drc & lvs could be so easy to do .
But the floorplan must be verified by designer.The thing of re-layout almost have not be happened.

seulambbb · 發表於 2016-4-25 13:32:44

floorplan+溝通應該是最麻煩的
但這項做好其他的就輕鬆多了~
除了re layout.....

鄒佳佑@FB · 發表於 2016-7-6 13:51:22

繼續努力，互相打氣一下吧，畢竟工作就是會有很多變化

iamman307 · 發表於 2022-8-30 09:57:10

參考各位先進的意見受益良多,謝謝各位

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