如何透過DC找出跨不同Clock Domain的訊號

nemo

Dear Sir,

1 b# [2 V7 _# j3 t為了防止設計中的失誤發生，我必須確保每個跨不同的Clock Domain的訊號是否有經過特別
處理，或者訊號本身就是一個False Path，旦先決條件就是我必須先將所有這類型的訊號一一
0 {6 a4 y, M9 P! t% B6 E6 `找出確認。
有誰知道如何透過DC找出相關的訊號，或者你們知道利用其他EDA工具幫忙尋找，請說明如何
2 n5 v) U. u$ t' H9 _4 z/ z% u使用？
* m6 ?1 O/ y$ [9 B& Q謝謝！

masonchung

您可試試 Mentor Graphics 0-In® Clock-Domain Crossing (CDC)
/ s# o9 ^: X) }! D3 b" Q利用其中一項功能：Automatically identifies all clock groups, derived and gated clocks in the design
http://www.mentor.com/products/fv/abv/0-in-cdc/
; z4 w% {' ?4 W  P1 A; }
0 T0 m) [0 y, S[ 本帖最後由 masonchung 於 2007-5-16 10:50 AM 編輯 ]

hsd123

在 SpringSoft 的 verdi/debussy 中也有 clock domain 的分析,
. i2 }( f* H1 j/ n1 n2 N' s可讀入 sdc file 來設定 clock,
可瞭解 clock domain 也可 check synchronizer...

masonchung

hsd123 大大
& i( p; t" P$ r6 W% Q要讀入sdc file
' ?# |; s: [# ^8 O7 W- S這個是合成過的gate-level 設計才能用的分析方式嗎
不過這是最新的 verdi 才有的功能嘛？
- S0 r; X- ?* ^8 w$ {( ]4 E; _6 D" ?
[ 本帖最後由 masonchung 於 2007-5-31 09:50 PM 編輯 ]

Huay

Cadence 的 Conformal CDC 提供 clock domain crossing check 的功能.
可以在 RTL level 便讀入 SDC file.
也可以從 gate level 來做驗證
檢驗 clock domain 是否完備.
5 k" A+ k- j: B: X! p' f  \9 C是否有遺漏的 clock 宣告或不適當的 clock 宣告.
除了使用者自訂的 synchronization rule, 亦可使用 Conformal CDC 內建的 synchronization rule.
幫助使用者在剛開始建構環境的階段快速的完成檢驗.
Conformal CDC 也提供 convergence check.

hsd123

RTL & Gate-level 都可以,
不一定要 sdc file(=>方便設定), 可以手動設定或讓 tool 自動 extract,
7 W8 i4 r& l0 \0 n5 Q; j- A# X新版的 debussy 與 verdi 都有 clock 方面的分析,
. N5 r4 H# W9 s8 n* n( `其實跟 Huay 提的 Cadence Conformal CDC 功能類似.

jerryyao

請問debussy是從哪版本開示提供clock 方面的分析的分析，54V6有嗎

chienw

看起来现在大部分人都靠EDA工具解决问题，我们以前都是通过使用一个专门的sync cell来做domain crossing。每个cell instance会用一个特定的命名方式(例如sync1, sync2, etc)。这样一下就能把它们都找出来.