延遲n個clock的電路

netdean

我是verilog的初學者,我要如何用verilog寫一個延遲n個clock的電路,n是我自己定的個數,煩請大大幫我一下

sakho

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//== 下面的變數自已應該可以補上吧
% M4 L) [8 y$ P5 r: P* k//==不知道有沒有什麼語法錯誤的地方
# H- Z- D0 X/ F+ K: Q1 r( W//==請各位先進不吝指教
) D% L5 Z+ S  A! S* a//============================
always @(posedge clk or negedge rst_n)begin
  if(!rst_n)
    clk_count <= 8'h0;
7 `8 L, ~$ W/ [) Q9 s& m  else
4 x; A+ a' a+ d+ n( Q    clk_count <= clk_count + 1'b1;
6 T" L' |6 z$ ?end
: _$ f, i" M+ r1 H9 J
always @(reg_clk_n)begin
  case(reg_clk_n)
& _. {) M8 F" j0 c, X: o: {    3'h0 : clk_dly <= clk_count[0];
    3'h1 : clk_dly <= clk_count[1];
  v  u& _. t3 J* i7 U0 i; O    3'h2 : clk_dly <= clk_count[2];
  p3 K! K4 M" J3 V8 g    3'h3 : clk_dly <= clk_count[3];
9 c% r& \1 `, b: m- ], Q$ z    ....
    default : clk_dly <= clk_count[0];
- _# R/ R0 M9 U, B% y  endcase
end