請問使用power ring會有出現此error呢?

wombatwu

我已確認電路無誤，但在電路周圍畫上Power ring,Gnd ring就出現以下softchk的error訊息。
8 [3 P$ J3 X/ p0 Z1 a請問有前輩知道原因嗎?

1 X; M% Q# K0 e錯誤訊息如下，
check SOFTCHK SUBSTRATE UPPERALL.-2Errors

這兩個錯誤都是針對power ring。

crystal_blue

你好:
$ t$ I8 x! J) Z; z/ Z9 X) S      一般來說出現SOFTCHECK的問題，就我的經驗所遇到的情況
& a* G( r& |: B; D* g: a- _: C) _* [都是因為下列的原因所產生的:
5 U: N2 J5 L- J! c
. X7 k5 |  p- K8 y& G* n. X1.POWER PIN 沒打上
3 C8 e2 B8 W  P: l2.POWER PIN打錯 (如 VDD OR GND 打相反)
8 Q. g8 o5 b/ C5 L3.不同的電位沒用LAYER做區別(如SUB2 )

3 R4 A" M5 {- f以上是我曾遇過的問題，提供給你參考。

wombatwu

不好意思，我忘了補充還有出現Extraction Report的error，

4 ^- S# v0 z% D- |# ~. DWARNING:  
. S: R* ~! [5 R. }/ E3 G: \  t+ W% C          Stamping conflict in SCONNECT - Multiple source nets stamp one target net.
          Use LVS REPORT OPTION S or LVS SOFTCHK statement to obtain detailed information.
/ O! }9 I+ ~) ?- t- r
crtstal_blue前輩，謝謝您的回應，經檢查我的power pin沒有打錯，且怪就怪在若我的power ring 用nwell全包覆起來就會出現error，但若將power ring不完全包起來，而是呈現"C"狀，缺口再用metal層連接，此error就不見了。請問您有遇過這樣問題嗎??

arthur03226

檢查一下，被power ring包起來的線路裡面的ground有沒有把電位接出來?
! g5 L. e! y5 O! ^6 i* ]" T感覺起來你的ground (p+ diff)似乎是由psub接起來的不是由metal連接