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原帖由 michael6172 於 2008-4-28 09:34 AM 發表 6 A6 i, w5 e" _6 Z$ v$ x# D 你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
原帖由 addn 於 2008-4-28 11:22 AM 發表 6 M5 @% N9 P+ ^$ r 您好- S$ k! a" ]; c v2 I z4 g2 r) v 依你的需求,想要做到1個clk做一次動作,4 P; ^! Q3 c- B7 m4 } 似忽不容易 7 }; M, u7 S. `% {& a" h ! V9 [' L z2 n- ~2 t" w1 E/ Q由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
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原帖由 kevin 於 2008-4-28 08:47 PM 發表 4 _( w4 J, ~6 V+ J$ c 如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快.' o% c8 u3 S: u $ Y6 {9 ~2 }5 z/ |& K% I 37667 `. B/ E' g9 N8 i : _& N, s" t/ m: A* n 再配合一些control logic即可達到目的 ...
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