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BULK與SOURCE端相接的原因除了避免LATCH-UP,另一個就是9 E+ c% f0 x8 o" Q( a/ h. Y6 W
避免BODY EFFECT 也就是基底效應,如果你有讀過VLSI的書不難9 c0 @6 [, H7 I5 }: z. s
了解SOURCE跟DRAIN的導通必須透過"空乏區",空乏區的產生必( r, W, L8 t3 j. n& y( D
須透過從GATE端輸入的電壓,當輸入的電壓大於臨界電壓時空乏區
) W* V5 r, R& ]才會產生,臨界電壓與SOURCE端的電壓有密切的關係,如果沒記
/ \% E: z& |: E8 b5 S' m錯GATE電壓+SOURCE電壓等於臨界電壓,如果SOURCE端電壓
4 M4 o+ K1 p& Y2 N9 ?8 I8 y不等於0,將會造成打開空乏區的電壓必定需要增大,相對這種情況
8 B. N! }' y+ ^+ p+ w9 j8 P! d1 T下的MOS就不易被導通,而且增加了電壓上的損耗。' M+ A, A, F' m. z3 X
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如果有寫錯還請各位指正,謝謝。 |
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