關於Design Vision的問題

小人發

用工作站跑verilog的時候
; g6 N* z6 c: G$ f+ m2 l! e/ V在DV的階段  出現了一個警告
! T7 ~  Z9 q* Y% C0 f
Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)

這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
* [; E; H/ {7 K4 J$ d9 E4 l若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
了解了
) h6 A: p- y. P9 {感謝你的解答
-----------------------------------------------------
, Y2 U- Y8 u0 a3 s另外還有一個問題   也是在DV階段跑出來的warning 如下:

* P" u6 R2 G& M( h3 C+ Rdesign_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
3 D: |' N# m( o3 h8 L  i0 aInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
1 L8 }9 l1 }9 N$ MInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
0 `3 J/ u9 B9 J+ QWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
. j: {- [3 K% n2 `3 D         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
! V. L+ L0 d( Q& `% C* i5 e         to break a timing loop. (OPT-314)

! z* w1 R; J! |) E5 b要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
6 `0 q: {* ^8 r' }. r' @可是我怕最後layout部份會有問題

[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
怎麼確定合成沒錯
* }0 n1 h/ N. j( C還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
我應該要怎麼修改才好
2 ?2 K2 e% I' {; U+ q
3 j' O  t0 I, K- J6 D5 Massign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};

6 F# K7 K# M- [# C因為是用工作站轉出netlist 然後再合成波形
+ w7 j+ H" g* A9 r7 v4 q; ~會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.