tsmc 0.18 BCD process 認不到 w/o salicide電阻

weilun_1016

各位前輩好

- g$ e% j3 G* k: {8 [小弟最近在畫layout碰到一個問題，遲遲無法解決，因此想上來詢問各位前輩的意見

小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE
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在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻，而且都是直接用tsmc他們的PCELL

* d% _7 ]% [4 e' u1 j$ j但跑LVS時，layout轉出來的netlist檔卻沒有這個電阻，所以一直有missing instance的情況

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. E8 \" S8 l9 G& n: u1 \以下有幾點我有先確認過，因此才推測是不是layout認不到w/o Silicide類型的電阻:
9 `# w+ d7 t7 t9 N, H
' z$ C  t2 x4 \6 S: k* V1.用w/o Silicide的電阻時，跑LVS時，layout端會有missing instance的情況；一旦改成w/i Silicide的電阻時，LVS即可通過→排除接線問題
# U1 y. x7 S8 _( M; T; t
. n" b$ s3 s6 K& G- W2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來，跑LVS時，layout端都不會有Unmatched的元件
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! c& p) n7 _2 q9 N3 R- z- {9 g* l我也有去看LVS Rule的檔案，知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition)，也確認PCELL內都包含了應該有的Layer

& H# T: H. D% \) H; ]. j" F

5 Z5 {$ ]# l+ W1 R( b若是自己按照LVS Rule定義的layer去畫電阻，就會變成在還沒覆蓋RPO Layer時，layout認的到它是w/i Silicide的電阻[PS]，

1 o" g# n: M3 Q0 q- a9 R# q一旦在原有w/i Silicide的電阻覆蓋RPO Layer，就missing instance了。

請各位有經驗的前輩能提點一下小弟，要怎麼解決這個問題，已經被困了好幾天了

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