加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
1 d2 W7 _6 A% w6 ]/ m. y
; c. S8 m7 b% w" G: s# F造成LVS驗證顯示短路
- X+ f$ a; r4 m/ A/ H+ ^8 K
因為用的是TSRI給的library

發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
' N. ?: K- S. `( a+ q
/ o! x* [+ y9 ~# ^) X5 K而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
2 Q; Z1 X7 S3 S% [- [
是stream in 的時候就有問題了嗎?

" q# f" e; \% q請問有人有遇過類似的問題嗎 謝謝大家