加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
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2 v) v- ?2 Z0 l& @% [2 w在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
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% F" r' e+ D/ h9 [1 b造成LVS驗證顯示短路
1 I2 U6 [3 O2 |& J  l3 o. f3 {- [# H
" K, f6 n, @& H4 ]因為用的是TSRI給的library

發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
9 o; }; I. D6 j6 t' z% j
而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
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是stream in 的時候就有問題了嗎?
1 q, W: }) \5 z; M6 ?5 A" ~
請問有人有遇過類似的問題嗎 謝謝大家