lvs問題

dan_chung_89

在電路中有兩個 gnd，一個為 VSS ，一個為 VPS ，macro在跑 lvs 時沒有問題，但跑top cell時會出現，layout 畫的mos base接點接的是VPS，可是LVS 跑出來的卻是VSS，請問這是什麼問題。

bowbow99

請問有沒有使用PSUB2??
+ \: w9 I8 z8 x) z2 |如果兩種gnd所接的mos base (應該是第四腳,bulk端),都沒用PSUB2!
這樣tool會判斷base(Pwell基底)是short在一起的！
  `( [$ r& t! {1 I  S! ~所以原本應該認VPS的base,變成認VSS!


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# ]2 g- p% ]" n, A# SPS.如有名詞使用錯誤請指點一下

m851055

先檢查LVS command flie看command有錯嗎？
: K4 F9 X* H0 b如果沒有錯，在檢查command 上的描述，跟你畫的是否有相同(一般可能少畫layer)。