brief for Cortex-M0/M3 Logical Validation Implementation

sinoicboy

├─doc
│  ├─Cortex-M0_TechnicalReferenceManual_Frame
│  │  └─graphics
│  ├─Cortex-M0_UserGuideReferenceMaterial_Frame
" J2 Y& v6 j6 N, b2 r8 v│  │  └─graphics
2 y. f# h% z! j% }; P│  └─Cortex-M0_UserGuideReferenceMaterial_XML
│      └─graphics
; x* V+ A! W  w├─implementation
│  └─vectors
│      ├─CORTEXM0IMP
│      │  ├─crf
7 x* n9 O5 G, i2 a│      │  ├─srpg
│      │  └─tbench
' F8 |  ^/ U) J4 G+ ~│      │      └─logs
│      ├─CORTEXM0INTEGRATIONIMP
' [8 j" u8 X7 f; D% }" Q│      │  ├─crf
│      │  ├─srpg
9 d  T3 e/ f1 L7 T2 Y. b; @4 I│      │  └─tbench
1 L, G/ Y6 W+ j' _5 V4 d│      │      └─logs
! p8 w2 x, P" N│      └─tools
│          └─VerilogCrf
+ h* E) ~7 q7 Q+ _( j& b2 A├─integration_kit
' I, B0 b) \  z/ f' X$ `│  ├─logical
│  │  ├─cm0ikmcu
│  │  │  └─verilog
│  │  └─tbench
  C: @! k+ w( \4 v: G│  │      └─verilog
/ }; q" d; H0 H* V! \$ e3 ~│  └─validation
│      ├─glogs
│      ├─logs
│      ├─mdk
│      ├─srpg
% d. k& L  l' ^- S: `# m/ R│      ├─tests
│      │  └─CMSIS
│      │      └─Core
│      │          ├─CM0
" D' V9 `0 q1 p( z5 J5 Q. F│      │          └─Documentation
( ^" k' t' E5 |# x│      └─vectors
├─ipxact
8 g; Q; D; r7 H- o5 s( Y, c# F│  ├─busdefs
7 b9 G; l+ C( Z8 ]' Q' j: P1 Q│  │  ├─amba.com
│  │  │  └─AMBA3
│  │  └─arm.com
% n8 K! j8 K6 D3 G2 g% ^│  │      ├─CoreSight
* D' P9 ?8 ~% o. ~3 g│  │      ├─Cortex-M0
, b7 e9 K, a- z6 G) Q5 s│  │      └─CortexMCores
1 z2 u  D" N: S1 p: f│  ├─channels
+ P( M7 V$ ?0 I- K% a. z│  │  └─arm.com
│  │      └─Cortex-M0
│  │          └─rtl
│  └─components
" _% S1 O5 N% [" T8 W5 @: t│      └─arm.com
│          └─Cortex-M0
/ O; ]' @2 l% _0 w9 C3 {% u. w. t1 V└─logical
    ├─cortexm0
    │  └─verilog
    ├─cortexm0_dap
    │  └─verilog
    ├─cortexm0_integration
* S4 t$ }. N# |: [% z/ S( Y    │  └─verilog
    ├─models
    │  ├─cells
    │  ├─cpf
    │  ├─upf
8 [+ w6 v  W4 Z7 w    │  └─wrappers
    └─ualdis
3 U2 L. |" Q6 E* P        └─verilog
0 Y: P; O2 Z2 S1 O! s

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sinoicboy

├─AT420-DA-03001-r2p0-00rel0
  d, W9 k0 Y4 |│  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
2 Y9 s7 A1 W# f+ g( L│         
├─AT420-DC-02008-r2p0-00rel0
│  └─docs
$ |, h% P, f/ a0 I7 z) |│          DII0194A_cortex_m3_r2p0_csg.pdf
│         
├─AT420-DC-13001-r2p0-00rel0
! a6 p6 W5 {! P. F$ T1 l  m7 Z7 N│  └─docs
" E( `) v5 Z7 t! u* h
% l4 M' w* a" e& G) ^! D│  │  │          CM3CodeMux.v
│  │  │          CM3flashmux.v
2 N" Z" Q: `" T, s│  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
│  │  │         
4 V9 x. M; j; [9 y9 r8 q│  │  ├─dapswjdp
' }6 \/ Y2 e  ~, \* J2 q│  │  │  │  README_DAPSWJDP
2 q$ g! v) K& k# `# ?* t3 v│  │  │  │  
│  │  │  └─verilog
8 |* d7 d5 X6 E% D/ k7 P6 U/ R  Y│  │  │          DAPDpApbDefs.v
# f7 c; Z: L% ]│  │  │          DAPDpApbIfClamp.v
4 T& O5 Y8 n1 ?│  │  │          DAPDpApbSync.v
│  │  │          DAPDpClamp0.v
: L" Z' y  j8 W5 d9 y9 y4 n7 r│  │  │          DAPDpEnSync.v
% B- M# S3 X) w4 O│  │  │          DAPDpIMux.v
$ R5 e* o2 |* L# ^# u  i│  │  │          DAPDpSync.v
0 k8 k( m/ }) B│  │  │          DAPJtagDpDefs.v
4 L3 K7 B& S  d0 a+ k│  │  │          DAPJtagDpProtocol.v
│  │  │          DAPSwDpApbIf.v
" h: [7 r, ~1 y' |8 a│  │  │          DAPSwDpDefs.v
+ {  _$ K( J- }2 j5 I( j' f│  │  │          DAPSwDpProtocol.v
# ?8 I/ M2 p  l! w+ h% {│  │  │          DAPSwDpSync.v
9 [/ C9 }: G4 P; Z│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
│  │  │          DAPSwjWatcher.v
│  │  │         
* ~2 j, z4 g" f. V, h9 g) Y│  │  ├─models
│  │  │  └─cells
│  │  │          CM3ClkGate.v
│  │  │          CM3EtmClkGate.v
4 {6 y8 ]& m; v, e; @0 f│  │  │          CM3Sync.v
# Z, L# Y, d/ F( o  M& k│  │  │         
9 c5 Y; K) C* x/ C% o. i│  │  └─tbench
- }* ^. e. G- k& O" \9 H│  │      └─verilog
7 l+ x/ ^+ l, Z& h4 b+ J* T5 g7 C# H│  │              AhbToApb.v
│  │              AtbLogger.v
6 b" N" p6 A& s4 a│  │              BusMatrix.v
│  │              ClkReset.v
" M) o' n$ e: h8 f' @│  │              CM3BusComparator.v
│  │              CM3BusGasket.v
│  │              CM3TestExAcMnAhb.v
8 E3 K; ^* o8 U│  │              CM3ValAHBSplit.v
│  │              CM3ValApbTrickBox.v
│  │              CM3ValBusCompareCtrlReg.v
1 J! y( i$ L2 L& W7 m│  │              CM3ValControl.v
│  │              CM3ValDebugCore.v
3 j7 A+ f! d( L( B* u9 [# }│  │              CM3ValDualPortRAM.v
│  │              CM3ValDualPortWrapper.v
5 y/ X5 `) {- [/ v- e│  │              CM3ValETMTrickBox.v
│  │              CM3ValHTMTrickBox.v
│  │              CM3ValIRQGenerator1.v
│  │              CM3ValIRQGenerator2.v
│  │              CM3ValJtagTrickBox.v
│  │              CM3ValMemory.v
, g  O4 \: J7 @& D6 p$ }4 Y│  │              CM3ValPMU.v
│  │              CM3ValRAM.v
& a: v6 _& F8 E! G7 Y' |/ p! v2 y│  │              CM3ValRAMWrapper.v
* W: _: l$ B# A: |6 g│  │              CM3ValScratchPad.v
7 [0 g4 M; ]5 ]. w( O1 A) W9 a5 s│  │              CM3ValSWCapture.v
│  │              CM3ValTBDefs.v
# Q, ~2 Z& J" G: P9 Y. N│  │              CM3ValTraceOutput.v
( s+ s$ g0 `( F5 Y- ]. [│  │              CM3ValTraceSync.v
1 s% _: e3 H$ Z
% T  w8 `0 F+ c9 o' ?' l9 P│      │  │  exclude_list.sc_waitstate

            │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
- W; F9 z+ F3 w: W; w            │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
# c1 }3 [4 Q4 G5 f            │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
            │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
            │      │  
            │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
3 G2 Q4 C+ V" n+ _- V9 G0 ^4 f            │              cells_1.geo
  P( {4 x  f/ g  S- T7 X3 Q" \            │              cells_1.pwr
/ U) Q7 M# m8 e# ]; K0 x9 l            │              index.cli
            │              README.TXT
6 P" ]4 P$ Z3 }. O1 k            │              rulesets
            │              VERSION.TXT
            │              vias_1.geo
            │              
1 S, m0 `1 m, Y" L' d& h            └─tsmc
                └─t-n90-lo-sp-002-f1_1_6a_20060914
                    └─6X2Z
4 P- `: H7 B' X. W. k                            corner.defs

mdtjason

回復 2# sinoicboy
2 Y5 b- k, h* ~# {1 U
" X. o7 E* O+ j/ c1 I8 e
    thanks~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~``````

talrasha

thanks~~~~~~~~~~~~~~~~~~~~~~~~~~~
. F$ c: f2 l) E* L) [2 h! U* t

jm2000

Chip123 科技應用創新平台

jm2000

thanks~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~``````

cjwei

The Future for the IOT, M0 and M3 will dominate the market.

yumumu1991

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msoc

Cortex-M0/M3 Logical Validation Implementation