6/23 SuVolta PowerShrink低功耗CMOS技術發表會

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降低功耗一直被視為現今晶片設計最大的挑戰，該問題限制了可攜式產品的功能與電池續航力。位於美國矽谷的SuVolta致力於電晶體變化的物理問題，解決了電子系統核心的電力問題。其最新發表的PowerShrink™低功耗平台可大幅降低供應電壓（VDD），將可降低功耗50%，同時維持積體電路（IC）的運作速度，而不需改變現有的半導體設計及製造基礎架構。此平台被市場認為是當今最具革命性的技術，富士通半導體有限公司也於日前宣布已獲SuVolta授權，將共同開發 PowerShrink™低功耗 CMOS 技術。

為讓業界更了解PowerShrink™平台，SuVolta總裁暨執行長Bruce McWilliams博士將特地來台與業界見面，進一步分享產品特色與優勢以及市場趨勢，誠摯邀請您與我們一同見證這項技術上的重大突破。

時間：2011年6月23日(四) 13:45 - 15:30 (13:45開始接待)

地點：台北君悅飯店1樓商務中心3號會議室（台北市信義區松壽路2號）

時間	活動內容
13:45-14:00	接待
14:00-14:02	開場
14:02-14:40	公司簡介暨產品介紹
14:40-15:00	問答
15:00-15:30	交流時間

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SuVolta 發表 PowerShrink™ 平面CMOS 平台，大幅降低積體電路功耗
PowerShrink™ 低功耗平台，能夠顯著調整電壓，降低功耗超過 50%，同時維持 IC 效能


【100年 6 月 23 日，台北訊】SuVolta, Inc.今日推出 PowerShrink™ 低功耗平台。SuVolta PowerShrink™平台降低 CMOS IC 功耗達到兩倍以上，同時維持效能並提升產量。SuVolta 與富士通半導體有限公司 (Fujitsu Semiconductor Limited) 於日前發表聯合聲明，富士通已獲得授權使用 SuVolta 創新的 PowerShrink™低功耗技術。

PowerShrink™低功耗平台包含SuVolta的Deeply Depleted Channel™ (DDC) CMOS 電晶體技術，以及充分利用DDC電晶體特性的優化DDC電路與設計技術。該平台使供應電壓下降30%以上，動態功耗降低一半以上，同時維持性能並可降低漏電功耗 80%以上。這些優勢適用於範圍廣泛的積體電路 (IC)產品，包括處理器、SRAM 及 SOC，皆對現今的行動產品非常重要。

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Cypress Semiconductor創始人、總裁、執行長暨總監T.J. Rodgers 表示：「行動應用在現今已逐漸成為主流，功耗和成本是半導體製程技術規模的主要限制。SuVolta的創新研發，可顯著降低 CMOS 電晶體主動及漏電功率。透過緊縮臨界電壓的變化，同時維持在低供應電壓的性能，SuVolta 平台延伸了平面基材 CMOS 製程及產品的使用壽命，避免了昂貴且複雜的技術，如超紫外光 (EUV) 微影技術、FD-SOI 或 FinFET 元件。此外，該技術使公司能夠保持和擴大已發展多年的 IP 區塊。」

SuVolta 展示了可運作於 0.5 伏特以下的大型 SRAM 模組，從而證實了 DDC 電晶體允許電路功能運作於VDD降低遠超過30% 的條件下。此 0.5 伏特以下的操作電壓是 65 奈米 CMOS 技術最低的報告之一，顯著低於使用傳統 CMOS 技術的典型 SRAM 的最小操作電壓 (VDD-min) 0.8 伏特或更高。

SuVolta 的Deeply Depleted Channel™  (DDC) 電晶體技術

控制功耗是增加 IC 產品功能及擴充半導體製程技術的關鍵要素。SuVolta 的DDC電晶體採用獨特的通道結構，相較於傳統的電晶體技術，具有低功耗運作的顯著效益。藉由降低臨界電壓 (VT) 變化至50%，可降低DDC 電晶體供應電壓 (VDD) 30%以上，同時維持相同的系統時脈速度並降低整體漏電。藉由增加通道遷移率，增加對 DDC 電晶體驅動電流 (Ieff) 10% 以上。此外，DDC 電晶體能夠藉由大幅增加的基體係數，透過基體偏壓更有效管理臨界電壓。

SuVolta 技術長 Scott Thompson 表示：「截至目前為止，半導體製程技術創新主要著重於提高效能。但現今半導體最大的問題並非效能，而在於功耗。SuVolta 藉由大幅降低電晶體臨界電壓變化來解決功耗問題，也因此促成了供應電壓的降低。SuVolta 的 DDC 次微米技術解決臨界電壓控制，限制隨機及其他來源的摻雜擾動，同時提高載子遷移率和減少器件電容，以維持低電源時的電路速度。」

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相容於現有的晶圓廠及設計流程，更容易採用  

SuVolta PowerShrink™低功耗平台相容於目前製造及設計基礎架構。SuVolta 的 DDC 電晶體使用現有的 CMOS 設計規則及製造流程，因為不需要新設備或新材料，可於現有的晶圓廠製造。SuVolta 的 PowerShrink 平台還使用傳統的設計工具及設計流程。

SuVolta 的電路及設計技術利用 DDC 電晶體的獨特特性，比傳統的電晶體更能有效管理 VT，藉此進一步降低功耗。適性基體偏壓可用來修正系統所製造的變化，從而進一步降低 VT 的變化和提升良率。動態基體偏壓可用來減低溫度和老化效應，同時讓功率模式於極低的電源運作下更有效率。

SuVolta 總裁暨執行長 Bruce McWilliams 博士表示：「功耗已成為許多功能的限制因素，這些功能可運用在行動運算裝置，如智慧型手機、平板電腦及筆記型電腦。降低半導體功耗的益處，已遠遠超過應用及產品所能發展的範圍。SuVolta 非常榮幸能夠提供業界技術平台，促進持續擴大平面基材 CMOS 技術的可行性。」

關於 SuVolta, Inc.

SuVolta, Inc.開發並授權半導體技術，能夠顯著降低IC功耗，同時維持性能。SuVolta, Inc. 位於矽谷且擁有世界級工程師和科學家的團隊成員，具有歷史悠久的技術開發和創新以提升半導體業發展。公司投資者包括領導市場的創投公司Kleiner Perkins Caufield & Byers (KPCB)、August Capital 及 NEA。詳細資訊請造訪 www.suvolta.com。

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富士通半導體已獲得SuVolta授權 共同開發 PowerShrink™低功耗 CMOS 技術
雙方合作之目標為減半功耗，並同時維持 IC 運作速度

【100年 6 月 23 日，台北訊】 SuVolta, Inc. 與富士通半導體有限公司 (Fujitsu Semiconductor Limited) 發表聯合聲明，富士通半導體已獲得授權使用SuVolta創新的 PowerShrink™™ 低功耗 CMOS 技術。雙方企業已共同檢驗此項技術，並展開技術商業化的共同開發活動。富士通半導體將以 65 奈米製程技術提供此技術。

SuVolta 的 PowerShrink™技術可大幅降低供應電壓 (VDD)，將可降低功耗50%，同時維持積體電路 (IC) 的運作速度。富士通半導體計劃將此技術運用於公司的特殊應用標準產品 (Application-Specific Standard Product，ASSP)、特殊應用 IC (Application Specific Integrated Circuits，ASIC) 及客戶自有工具 (Customer Owned Tooling，COT) 產品。採用富士通半導體 65 奈米製程的商業化產品系列，預計將於 2012 下半年開始供應。

CMOS 技術廣泛運用於傳統的低功率裝置。至今，降低功耗的目標透過降低供應電壓及縮小尺寸達成。由於90 奈米以上製程無法降低電晶體臨界電壓之波動，而難以降低電壓，因此企業運用電路設計創新，以求降低功耗。

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SuVolta 的 PowerShrink™ 技術可降低摻雜分佈中擾動（造成電晶體臨界電壓波動的主要原因）的影響，達到較低的電壓供應，藉此降低 CMOS 裝置的耗電量。透過上述先進裝置之特性，PowerShrink™ 技術使供應電壓下降 30% ，同時不會影響運作速度，因此可降低 50% 的功耗。

由於 SuVolta PowerShrink™ 技術使用與傳統技術相同的平面 CMOS 結構，所以完全相容於富士通半導體現有的晶圓廠基礎架構。富士通半導體預期其 ASSP、ASIC 及 COT 產品將有潛力進行大量生產。

富士通半導體與 SuVolta 締結合作關係，以 65 奈米開發此技術。透過共同合作，雙方企業已證實可大幅降低臨界電壓 (VT) 的波動，並已確認裝置功能。雙方企業將持續運用富士通半導體在低功率裝置方面的豐富經驗，並密切合作以結合 SuVolta 的先進技術概念。

富士通半導體企業資深副總裁八木春良 (Haruyoshi Yagi) 博士表示：「富士通半導體持續推動快速的高效節能產品研發。透過與 SuVolta 密切合作共同開發技術，富士通半導體已在降低功耗方面獲得良好成果。結合 SuVolta 的技術與本公司成熟的低功率製程技術，富士通半導體將可滿足客戶對於消費性產品及行動裝置的低功耗需求。」

SuVolta 總裁暨執行長 Bruce McWilliams 博士表示：「富士通半導體是 SuVolta PowerShrink™ 技術的傑出開發合作夥伴。我們共同證明了這項技術可大幅降低電晶體臨界波動，同時電路可在極低電壓下運作，包括0.5 伏特電壓下運作的SRAM記憶體等。SuVolta很榮幸能與富士通半導體合作，以將此技術商業化。」

SuVolta 公司今日發表的 PowerShrink™ 低功率平台，以先進的 Deeply Depleted Channel™ (DDC) CMOS 電晶體為基礎，其臨界電壓波動低於目前業界所使用的平台。此外，該平台包含 DDC 最佳化電路及偏壓與電壓調整的設計技術，可進一步降低臨界電壓波動，並使電壓應用達到最佳化。

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SuVolta 的創新低功率平台是科技產業近來熱烈討論的話題。請參考業界大廠代表的引言如下：

「做為低功率微處理器架構的領導廠商，ARM 持續關注能夠在先進 SoC 設計中顯著降低功耗和成本的新技術。公司的目標是避免因新的生產設備或電路設計而產生過度成本增加。SuVolta 的創新 PowerShrink™平台成功提供可延續 CMOS 電晶體技術向更小尺寸發展的方法，使得未來的高效能、低功率晶片耗電量大幅降低。」

ARM研發部副總裁
Krisztian Flautner

「SuVolta 的低功率平台將為業界帶來極大影響。此平台搭配核心與 IO裝置ㄜ的提升、強化的基板效應 (body effect) 以及與數位 CMOS 製程的簡易整合，將徹底降低高度整合 SoC的功率及成本，為市場注入強大動能。」

博通營運與中央工程事業部營運工程資深副總裁
Pieter Vorenkamp

「行動應用在現今已逐漸成為主流，功耗和成本是半導體製程技術規模的主要限制。SuVolta 的創新研發，可顯著降低 CMOS 電晶體主動及漏電功率。透過緊縮臨界電壓的變化，同時維持在低供應電壓的性能，SuVolta 平台延伸了平面基材 CMOS 製程及產品的使用壽命，避免了昂貴且複雜的技術，如超紫外光 (EUV) 微影技術、FD-SOI 或 FinFET 元件。此外，該技術使公司能夠保持和擴大已發展多年的 IP 區塊。」

Cypress 半導體創辦人、總裁暨執行長兼董事
  T.J. Rodgers

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「富士通半導體持續推動快速的高效節能產品研發。透過與 SuVolta 密切合作共同開發技術，富士通半導體已在降低功耗方面獲得良好成果。結合 SuVolta 的技術與本公司成熟的低功率製程技術，富士通半導體將可滿足客戶對於消費性產品及行動裝置的低功耗需求。」

富士通半導體有限公司資深副總裁
八木春良        博士

「SuVolta 所開發的技術著實令人讚嘆。在Intel、AMD 及 IBM 之外，現終有另一專注裝置的研究團體。有別於前述三家公司著重於高效能的微處理器，SuVolta 吸引人的地方是他們專注於行動應用的低功率。產業已逐漸轉移至行動運算，SuVolta 的技術將協助許多企業實現行動運算，這一點十分重要。企業關注的是可節省數十億的成本，所以我預期 SuVolta 將改變整個產業。」

VLSI Research 執行長
G. Dan Hutcheson

「IC 市場的成長主要受到行動多媒體平台所驅動。然而，持續微型化及進階功能的整合，已受到 IC 功耗所限制。SuVolta 創造了創新的低功耗技術，成功解決因功耗侷限所產生的問題，該技術已獲得證明可顯著減低功耗。PowerShrink™ 平台擴展了 65 奈米製程技術的價值，同樣地對於 28 奈米及之後的技術具有強大的潛力。這項突破特別重要，因為擴展到更小製程技術的成本過高，已讓人越來越望而卻步。」

International Business Strategies總裁暨執行長
Handel Jones
 

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「以行動應用為主的 系統單晶片，因連線能力及功能的需求持續提升，以致其複雜程度已超過現今為降低耗電量的電源管理技術，以及為市場持續提供適當解決方案的能力。為持續推動功能的發展，市場需要更創新的解決方案。SuVolta 技術可降低使用中與待機功率，同時維持、甚至提升現有的效能效果，為半導體市場帶來新希望。此創新方式可解決洩漏電晶體的問題，並提供即時的自適性電壓調整，同時使用現代的平面 CMOS 電晶體及 Bulk CMOS 製程。業界極需這種技術，現在 SuVolta 將可實現省電目標，同時維持效能，以滿足功能方面的需求。」

Semico Research Corp. 資深市場分析師
Rich Wawrzyniak

「設計師降低晶片功率的傳統做法是縮小晶片內的電晶體尺寸，但縮小尺寸所帶來的支出會隨著每個技術節點而逐漸增加。SuVolta 的新型電晶體設計無需縮小電晶體的尺寸，即可降低一半的功率。如此將可利用成熟的 65 奈米製程，提供足以媲美 32 奈米製程的每瓦效能。SuVolta 的創新尤其可吸引半導體供應商的興趣，因為他們希望降低晶片的耗電量，或以固定的耗電量提升其效能，但卻不需要更精密製程來提供更高的電晶體密度。雖然有些人認為業界應轉向 3-D 電晶體架構，但 SuVolta 證明平面電晶體已邁向終點的傳言確實過於誇大。」
Insight 64研究員
Nathan Brookwood

「半導體產業對於追求電源效率的堅持，如同早期探險家探尋不老之泉的固執。但現在『更長的電池使用壽命』這個目標， 已不再是遙不可及的神話。任何技術若承諾可大幅提升微處理器的電源效率，並同時維持效能，就是值得注意與深入了解。」
Linley Group 微處理器報告資深分析師
Tom R. Halfhill

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SuVolta總裁暨執行長
Bruce McWilliams 博士

Bruce McWilliams 擔任 SuVolta 公司的總裁暨執行長。Bruce 為公司帶來 25 年以上的行政領導及技術開發經驗。

Bruce 在加入 SuVolta 之前，曾擔任 Tessera Technologies 公司總裁暨執行長，該公司在 Bruce 的帶領下，順利完成首次公開發行。 Bruce 帶領 Tessera 公司進行轉型並制訂成長策略。 在其任期中，Tessera 公司合併營收及營業利潤的年成長率達到 50%，使 Tessera 榮獲商業週刊評選為 2006 年美國第二熱門的成長企業。

Bruce 亦曾擔任 S-Vision 公司執行長（S-Vision 是以反射式液晶 (Liquid Crystal On Silicon，LCOS) 顯示器技術為基礎的公司）、Flextronics International 公司資深副總裁、nCHIP 公司總裁暨執行長（nCHIP 公司是 Flextronics 公司所購併的多重晶片模組封裝企業）。

除了任職於 SuVolta 公司董事會之外，Bruce 還同時擔任多家私人技術公司的主管職務，以及卡內基美隆大學 (Carnegie Mellon University) 董事會成員。他於 2005 年榮獲安永會計師事務所 (Ernst & Young) 頒發的年度北加州創業家大獎， 而且擁有卡內基美隆大學的物理學學士、碩士及博士學位。

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SuVolta 於國際電子元件會議發表電路級 DDC 技術之效能及功耗優勢 採用DDC的首件産品預計2013上半年推出

【2012年12月12日，台北訊】  致力於開發低功耗CMOS技術的SuVolta公司今日發布測試結果，展示其Deeply Depleted Channel™ (DDC - 深度耗盡通道)技術在效能及功耗方面之優勢。該結果來自於採用SuVolta的PowerShrink™低功耗CMOS平台設計,富士通半導體65奈米低功耗製程製造的類比及數位電路。於12月10日在舊金山開幕的國際電子元件會議(IEDM)上，SuVolta與富士通半導體已發表合作文章公布這項成果。

富士通半導體企業資深執行副總裁Haruyoshi Yagi博士指出：「 IEDM文章的結果證實富士通半導體採用DDC技術提供65奈米或55奈米製程最佳的效能及功耗組合。DDC技術與富士通半導體低功耗製程之整合實現了我們的全部預期。採用DDC的55奈米製程技術將於2013上半年商品化。」

兩家公司將分別使用富士通半導體的標準製程和DDC技術製造的相同電路進行比較。除了其他優勢，DDC技術將1.2V供應電壓下的數位電路效能提高約百分之三十並維持同等功耗。如將供應電壓降至0.9V，DDC技術則可在保持相同效能的同時將功耗降低百分之四十七。DDC在功耗和效能上的提高得益於以下元件參數的優勢：全域以及局部阈值電壓變異減小，基體效應提高，以及有效電流(IEFF)提高。

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富士通半導體是SuVolta DDC技術的首家授權用戶。自從2011年6月宣布合作以來，兩家公司在65奈米和55奈米結點共同開發DDC技術。在2011年的IEDM會議上，發表了透過將DDC技術與富士通半導體的低功耗製程整合而實現的SRAM模塊在0.425V低供應電壓下的低功耗運行。今年的IEDM會議上，SuVolta將展示DDC技術帶來的高速或低功耗運行（取決於設計需求）的電路結果。優勢包括：

·        相同工作頻率下環型振盪器的動態功耗降低接近百分之五十。而相同功耗下，效能則可以提高大約百分之三十
·        全域臨界電壓變異减小一個標準差
·        低供應電壓有效電流(IEFF)提高達百分之八十
·        適當偏壓可以緊縮設計邊界
·        運算轉導放大器電路增益即便在低供應電壓下也提升了12dB
·        全域以及局部鏡像電源匹配都得到提高

SuVolta公司總裁暨執行長Bruce McWilliams博士表示：「 非常高興採用DDC技術的富士通半導體55奈米製程製造的産品將很快問世。透過顯著提升效能和高達百分之五十的功耗降低，SuVolta公司正爲業界提供一項靈活而低成本的元件技術選擇，從而延續CMOS技術的優勢。」

2012年國際電子元件會議（IEDM）將於12月10至12日在加州舊金山聯合廣場希爾頓酒店召開。SuVolta與富士通半導體合作的文章題爲“A Highly Integrated 65nm SoC Process with Enhanced Power/Performance of Digital and Analog Circuits.”，於12月11日(二)會期14.4進行演講。更多資訊，請瀏覽：http://www.his.com/~iedm/。