post-sim 的時間

jsp0520

各為板上的RD好
% Y+ I* N* {- \* V
小弟是研究所的學生  主要是做low power low voltage
的DSM電路  現在正在粹 post sim

. b! a6 Z. y/ t7 [" k想請教幾個問題
1. presim corner 會過但postsim不會過是怎麼回事呢?
2. 粹postsim的時間都很長(FFT)  請問這段時間該做些甚麼呢?
$ A# t9 `6 V; a! U% x5 z! h3. 如何從postsim的 .netlist檔去估計寄生的線電阻及線電容?

bernie820

感覺你是第一次做佈局
+ _' x+ M5 w3 g- Z9 u$ ]: _
presim並沒有粹取到寄生電容電阻，可以說僅單純的訊號流通

prosim是已經把你佈局的方式取出你的寄生電容電阻，所以會造成delay等問題

% m4 B8 u, f. j% N) C0 u0 ~然而下線又是一回事喔!必竟上面那兩種都還只是"模擬"

1 y' L1 _& @- R6 C5 \/ S+ _奇景佈局副理說過一句話，再怎樣精確的模擬都還只是模擬，實際完成後會發生什麼事是沒有人可以預測的!

jsp0520

回復 2# bernie820
5 i$ y: I/ I( Y  Q- x

    感謝前輩的回覆
小弟的確是第一次做大電路的布局及模擬
9 M. H( \5 x* S' _# N/ Y! h/ q因為速度很慢(FB=100Hz) 自以為這樣的低速在layout時可以不用考露太多
想請問前輩  在debug時是要把每一點都抓出來看嗎
$ z  V& E2 u, H" q2 ^) X我有點混亂了
請前輩指教

steady

postsim的netlist里面都含有寄生的線電阻及線電容

smilodon

这个要看你自己的电路对什么更关心了，基本上在做RCX extract时可以对R C做一个限定，对小于某些值的RC 不做提取即可，这样子可以使netlist规模小一些。另外，不是在Low Frequecy下寄生效应就可以忽略了，以OPAMP为例，lyout可能会造成differential pair的matching变差，会造成输出offset的增大。