請問好心大大有關layout問題

gkny

想請問一下哪位大大可以幫解決問題
我個別layout Symbol的DRC與LVS都過了
但許多Symbol連接起來時,卻會出現某個Symbol的輸入與輸出錯誤
# D6 r. B4 Y$ M9 n可是回去檢查單一個都沒錯
PS:vdd與gnd都有共同接同各點


敢下線中>M<有哪位好心大大能解決

toxic

如果線確定都拉對...
9 t, p; Y! n1 t8 hport name也都打了，且也打在對的位置....
* ~3 T" [7 y, C' f" l/ {6 f- H那....
0 G6 D9 r  o- s請確認RD給的netlist是不是正確了....[雙手一攤..]

jacky_123

Please check Calibre's  option command.Maybe

jkchien

回復 1# gkny
& ^3 i7 [/ ?0 R8 L% V" Y1 S' _) s

    只要個別元件cell (layout 不稱symbol )的驗證確認cell I/O pin name無誤，卻在應用電路block cell時發生輸出入腳位錯誤
3 C. v! W$ a# `7 O( @有可能是因為command file裡面的text layer number衝突，必須要設定text primary only(意思是指認定最上層之text)

5 O. R* x; w  P; ?9 ylaout level  ： block→cell
( e+ `0 J( g4 p- \1 Vblock的text和cell的text是用同一層text時：必須要設定text primary only
block的text和cell的text是用不同層text時：必須要設定主要text layer

參考自簡氏國際設計有限公司-----積體電路佈局實務經驗書 LVS除錯篇 簡榮貴著作

ivor999

這種問題比較常見的是 netlist 裡面block間相對應的 pin 順序不對.