PLL的phase noise對於TX與RX的問題？

gyamwoo

各位好，我想問一下當本地振盪器的pll，其phase noise的好壞
對於TX端有任何的影響嗎？
, M- ]/ w/ ]# V, N: j, T
因為我看書上的舉例都是RX中，干擾信號與接收的信號被mixer

混波之後，由於干擾信號太強而pll的phase noise又太差以致
7 _8 P6 R2 Y6 l8 J* v3 I$ l# k
snr不足。

# d/ F0 Q" q& L所以開頭講的，pll的phase noise對於TX端有規格的限制嗎？

finster

有的,只是要看產品規格屬性有無定義
7 C% f) ?4 K  e# S( k4 X, h) ^其中,最主要的乃是eye diagram的定義
  R) ]- J4 `) w9 q# Y- ~像SATA, or USB就有明確定義TX的eye diagram要在多少之內
- f- O% M; f3 c: I6 E, W* {/ H而有些TX就沒有定義,如Mini-LVDS TX,它就沒有定義其eye diagram
因為TX是藉由PLL來傳送data輸出,故而有些產品是藉由eye diagram來間接定義出PLL的jitter要在多少的規格之內

gyamwoo

有的,只是要看產品規格屬性有無定義
, {' e0 g& v3 \; d其中,最主要的乃是eye diagram的定義
' ~4 j( K* _( A" i5 z# u' J像SATA, or USB就有明確定義TX的 ...
1 _0 q% l% K, ^finster 發表於 2009-11-26 09:26 PM

0 ^/ \" [' M, n2 D  J聽版主你這麼說，我是可以藉由欲接受我方TX的RX端之規格，去推算TX端的合理範圍囉？
因為規格上沒有定義關於jitter方面的限制。
, D: v, u4 W9 C4 |5 ^. I以下是對方rx的定義
總頻寬3MHz，子頻寬300kHz
6 E$ l, t0 e: V. m. cProgrammer / Controller Unit
8 I! X. z# |- k+ p) |! yReceiver noise bandwidth 200 kHz
$ ]8 \2 r5 G1 e" EAntenna Gain Tx/Rx 　　　 2 dBi
# n6 g: R' D8 {2 U3 Q4 p* a! z! lPower Into Antenna 　　　-22 dBm
0 K, u  P% L: J  a$ A* _8 ?Tx Power 　　　　　　　　  -20 dBm EIRP
* W# s2 x$ `$ O% A5 ^9 ~- rRequired SNR 　　　　　　 14 dB
0 T8 i' w. z3 D$ ?1 }: YNoise Floor 　　　　　　　  -101 dBm
Ambient noise at receiver input  20 dB above kTB
Receiver noise figure         4 dB
; g2 l# B4 a: j/ r1 `' J; f  r跟傳輸上的耗損
Transmission Losses
Free space loss at 2 meters 30.5 dB
6 n# D) A$ _5 [+ \" R3 DFade margin (with diversity) 10 dB
0 O& B4 v' Q5 _) [/ YExcess loss (polarisation, etc.) 15 dB
$ E3 z+ |  N' X4 uBuilding penetration loss 20 dB

c2467

謝謝大大的分享~知識因分享而壯大！

jojoboy666

這真是一個實用的問題ㄚ！感謝您的分享~~

oric

版主說的有道理~
TX的部份確實比較care eye-diagram的好壞
ex: rise/fall time, jitter
& H& z" w9 V+ Y/ Y. t. [3 z( n知識因分享而壯大！

macrohan

PLL noise  在TX方面主要有spectrum emission 决定。如果在FDD系统中，PLL noise 会对TX leakage to RX band 有很大的贡献。