如何做一個除9的電路

chppy

各位好

小弟打算做一個除9的電路..擁有12BIT的被除數
3 n  @( s* N" r並且要拿來做合成
! n/ S3 Q+ o$ V7 N- |RTL是用Verilog語法，請問大概要怎樣寫呢?

m851055

module divider9_v1 (CLKI,CLKO);
- O  N& g- h+ H. h5 ?input CLKI;
output CLKO;
1 U9 n/ v8 m* v* }1 Greg[3:0] Q;
always @(poseedge CLKI)
5 D5 k6 h  w" p. F% G, L# J/ Dbegin
$ r% i) h  J$ y. rif(Q==8)
9 @/ e$ z2 x9 ^: M5 q8 EQ=0;
else
7 A# w0 h9 s' j% @Q=Q+1;
end
assign CLKO=Q[3];
$ N3 [7 q5 h% w# l7 ^5 Q; F0 \1 eendmodule

eecc

感謝大大分享  剛好想對Verilgo做點研究

thjan65

回復 3# eecc
$ R& E4 N; r, u

    有一點不明白.樓主的問題是求做 除法器 還是 除頻器? 二樓的好像答錯啦.