sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
3 S& ]9 H0 v1 p* L因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
因此想請問是否我在佈局上擺放位置不好，
8 E% }  Y7 Y2 H) p3 e; f8 A或是若要降低r的影響該怎樣修改，
# K9 M" V, r* E6 |  m能提供點意見。
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電路圖


( y. k6 T# L2 I7 p2 w8 q. T佈局示意圖