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〔前言〕6 r) T9 k3 T2 }) a: f
各位先進你們好!
: @9 x% A( R) P, B8 z/ j 小弟目前還是學生,接觸Verilog大約半年的時間
1 F) p& }6 h( A8 c 因為之前做的題目比較小,不是只有做到Function Simulation
9 Z' M+ b7 @9 G" c/ M- y1 }8 [! d3 Z% w 就是直接在合成後燒寫到實驗板上做測試
7 @9 b& |' Q" e9 d' c 因此對於後模擬比較不熟悉,還請各位多多指教!
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小弟最近開始因為需要製作比較龐大的電路,且要對電路做速度的評估,因此要使用到後模擬的功能。
2 T% v7 G' s# `8 w4 ?- F 但是在做後模擬的時候卻發生了奇怪的現象,令我不知如何是好
7 P0 W% g% m5 m: e) r, q 希望各位前輩能不吝指教,若是日後有小弟能幫忙的地方,必定會盡我最大的力量予以回報。& a/ W6 _* A, v* K
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〔問題描述〕
* `, Y2 {+ S- [' ~% \+ U* M 在我設計完我的電路後,便做了行為模擬(Behavioral Simulation)* R: C0 i1 c/ @1 f& t& \
將錯誤一一解決後,就依序跑了4 `$ o" W+ C! ]8 U
Post-Translate Simulation' a+ J% I# ?0 r8 d
Post-Map Simulation* J$ P$ o0 L+ W+ i/ p) Q$ T
Post-Route Simulation
. _; p [+ ?5 Z9 ~+ o( r" d 以功能來看都沒有錯誤,且也都有成功的將程式轉換成各個階層的設計+ R/ Q) z( B3 v% {2 d
但是從頭到尾模擬出來的波形,都沒有任何的時間延遲2 i1 }0 O5 B/ ?' ~
皆與功能模擬時完全一樣,因此我完全摸不著頭緒
' A. B8 `) [- V3 J% y ~0 Y3 M 因此來請問各位先進,不知是否能給我點提示,感激不盡!
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; a) \% G+ ^+ y4 R〔軟體版本〕
- |1 o- V9 X$ u 程式編譯及撰寫:Xilinx ISE 10.1
% \' I+ J5 M4 I6 }8 x 波形模擬 :Modelsim SE 6.3g
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